Atomare Operationen in ARM strex und ldrex - können Sie die Arbeit auf der I/O-Register?

Glaube, ich bin ändern von ein paar bits in eine memory-mapped-I/O-register, und es ist möglich, dass ein anderer Prozess oder und ISR werden konnte, ändern die anderen bits im gleichen register.

Kann ldrex und strex verwendet werden, um einen Schutz gegen diese? Ich meine, Sie können im Prinzip kann man da ldrex, und dann ändern Sie den bit(s), und strex es zurück, und wenn Sie das strex scheitert es bedeutet eine weitere operation haben sich die reg, und Sie müssen erneut starten. Aber können Sie das strex/ldrex-Mechanismus verwendet werden, auf ein " non-cacheable area?

Ich habe versucht, diese auf den raspberry pi, mit I/O-register zugeordnet, in userspace, und die ldrex-Betrieb gibt mir ein bus-Fehler. Wenn ich die ldrex/strex zu einem einfachen ldr/str funktioniert es einwandfrei (ist aber nicht atomar nicht mehr...) Auch, die ldrex/strex-Routinen funktionieren auf normalen RAM. Zeiger 32-bit-ausgerichtet.

Ist dies also eine Einschränkung des strex/ldrex-Mechanismus? oder ein problem mit der BCM2708-Implementierung, oder die Art und Weise, die der kernel hat es eingerichtet? (oder somethinge anderes - vielleicht habe ich es falsch zugeordnet)?

InformationsquelleAutor greggo | 2013-04-14
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    Dank für die Erwähnung von mir...

    Sie nicht mit ldrex/strex-Paare auf die Ressource selbst. Wie swp oder test-und-set oder was auch immer Ihr Befehlssatz unterstützt (für arm-es ist die swp und mehr vor kurzem strex/ldrex). Verwenden Sie diese Anweisungen auf ram, einige ram-Standort vereinbart, die von allen beteiligten Parteien. Die Prozesse, welche die Ressource verwenden Sie die ram-Position zu kämpfen, um die Kontrolle über die Ressource, wer gewinnt, bekommt dann auch tatsächlich die Adresse der Ressource. Sie würde nie swp oder ldrex/strex auf eine periphere selbst, das macht keinen Sinn. und ich konnte sehen, das Speicher-system nicht zu geben Ihnen eine exklusive okay Reaktion (EXOKAY) das ist, was Sie brauchen, um aus der ldrex/strex Endlosschleife.

    Haben Sie zwei grundlegende Methoden für die gemeinsame Nutzung einer Ressource (vielleicht auch mehr, aber hier sind zwei). Ihnen ist die Nutzung dieses shared memory-Standort und jeder Nutzer der freigegebenen Ressource, kämpft um zu gewinnen die Kontrolle über den Speicherplatz. Wenn Sie gewinnen, dann reden die Ressource direkt. Wenn Sie fertig sind geben die Kontrolle über die freigegebenen Speicherort.

    Die andere Methode ist, Sie haben nur ein Stück software, die erlaubt zu sprechen, um die peripheren, niemand sonst darf je Vortrag an der Peripherie. Jeder, der etwas getan zu haben auf die peripheren fragt der eine Ressource hat, um es für Sie tun. Es ist wie mit jedem teilen können, der soft-drink-Brunnen, vs Getränk Brunnen ist hinter der Theke und nur die soft-drink-Brunnen Angestellten ist es erlaubt, die soft-drink-Brunnen. Dann müssen Sie ein Schema, entweder haben die Leute in der Schlange stehen oder haben die Leute eine Zahl nehmen und berufen werden, die haben Ihr Getränk gefüllt. Zusammen mit der einzigen Ressource, die im Gespräch mit der Peripherie-Sie haben zu kommen mit einem Schema, fifo-zum Beispiel, im wesentlichen machen die Anfragen Seriell in der Natur.

    Diese sind sowohl auf der Ehre system. Sie erwarten, dass sonst niemand zu sprechen, um die Peripherie, die ist eigentlich nicht zu sprechen, um die Peripherie, oder die hat man nicht das Recht zu sprechen, um die peripheren. Wenn Sie sich für hardware-Lösungen, um zu verhindern, dass die Leute von Ihr geredet, naja, die Nutzung der mmu aber jetzt müssen Sie zu verwalten, die, die gewonnen haben, die Sperre und wie bekommen Sie die mmu-freigegeben (ohne die Ehren-system) und re-blockiert in einer Weise, dass

    Situationen, in denen Sie vielleicht eine interrupt-handler-und eine Vordergrund-task teilen sich eine Ressource, die Sie haben, eine oder die andere sein, die einen berühren können Sie die Ressource, und der andere bittet um Anfragen. zum Beispiel die Ressource möglicherweise werden interrupt-gesteuert (eine serielle Schnittstelle zum Beispiel) und Sie haben die interrupt-Handler sprechen, um den seriellen port-hardware direkt, wenn die Anwendung/forground Aufgabe will etwas getan zu haben, es füllt einen Antrag (legt etwas in eine fifo-Warteschlange/Puffer) der interrupt sieht dann zu sehen, ob es etwas gibt, in der Warteschlange, und wenn das so ist arbeitet er auf.

    Natürlich gibt es die, die interrupts deaktivieren und wieder aktivieren, kritische Abschnitte, aber diese sind beängstigend, wenn Sie möchten, dass Ihre interrupts haben manche Vorstellung von timing/Latenz...Verstehen, was Sie tun, und Sie können verwendet werden, um dieses Problem zu lösen-app+isr zwei user-problem.

    ldrex/strex auf nicht-Cache-Speicher:

    Meine extest vielleicht mehr text, wenn Sie können und benutzen kann ldrex/strex, leider ist der arm docs sind nicht so gut in diesem Bereich. Sie sagen, Sie beenden, mit swp, was bedeutet, Sie verwenden sollten, strex/ldrex. Aber dann wechseln Sie zu der hardware-Handbuch, das sagt Sie nicht haben, zu unterstützen exklusiven Operationen, die auf einem Uniprozessor-system. Das sagt zwei Dinge, ldrex/strex sind gedacht für Multiprozessor-Systeme und bedeutete für den Austausch von Ressourcen zwischen Prozessoren in einem Multiprozessor-system. Auch dies bedeutet, dass ldrex/strex ist nicht unbedingt unterstützt, auf Uniprozessor-Systemen. Dann wird es noch schlimmer. ARM Logik im Allgemeinen hält, die entweder am Rand der Prozessor-core, der L1-cache enthalten ist, innerhalb dieser Grenze ist es nicht auf dem axi/amba-bus. Oder, wenn Sie Sie gekauft/Verwendung der L2-cache dann den ARM Logik hält sich an der Kante von dieser Ebene. Dann erhalten Sie in der chip vendor-spezifische Logik. Das ist die Logik, die Sie Lesen hardware-Handbuch nach, wo es sagt, dass Sie nicht BRAUCHEN, zu unterstützen, exklusive Zugriffe auf Uniprozessor-Systemen. Also das problem ist herstellerspezifisch. Und es kommt noch schlimmer, ARM L1-und L2-cache, so weit ich gefunden habe, unterstützen ldrex/strex, also, wenn man die caches dann ldrex/strex wird Arbeit an einem system, dessen Hersteller code Sie nicht unterstützt. Falls Sie nicht über den cache auf das ist, wenn Sie in Schwierigkeiten geraten, auf solchen Systemen (das ist der extest, was ich schrieb).

    Den Prozessoren mit ldrex/strex sind neu genug, um eine große bank config Register zugegriffen copressor liest. begraben in es ist ein "swp-Anweisung unterstützt" bit, um zu bestimmen, ob Sie eine swap. nicht der cortex-m3 die Leute laufen in die situation, dass kein swap und keine ldrex/strex?

    Den Fehler im linux-kernel (es gibt viele andere, wie auch für andere Missverständnisse von arm-hardware und-Dokumentation) ist, dass auf einem Prozessor, der unterstützt ldrex/strex die ldrex/strex Lösung gewählt wird, ohne zu bestimmen, ob es ist, Multiprozessor, so können Sie (und ich weiß von zwei Fällen) in eine unendliche ldrex/strex-Schleife. Wenn Sie änderungen an der linux-code, so dass es verwendet die swp-Lösung (gibt es code gibt, der entweder für Lösung) Sie linux funktionieren wird. warum nur zwei Leute haben gesprochen über dieses auf das internet, was ich kenne, ist, weil Sie zum abschalten des caches zu haben es (soweit ich weiß), und die wiederum aus den beiden caches und versuchen linux zu betreiben? Es nimmt wirklich eine Menge Arbeit, um erfolgreich ausschalten des caches, änderungen zu linux, sind erforderlich, um es zu arbeiten, ohne abzustürzen.

    Nein, ich kann es Ihnen nicht sagen, dass die Systeme, und Nein, ich nicht jetzt, noch jemals gearbeitet haben, ARM. Dieses Zeug ist in der arm-Dokumentation, wenn Sie wissen, wo Sie suchen und wie diese zu interpretieren sind.

    • Ich bin mir bewusst, dass solche Mechanismen, aber diese erfordern einen vereinbarten Mechanismus und einen Speicherort für die lock-variable. In dieser situation haben wir usermode-apps zu hantieren, die direkt mit dem GPIO-pin-Modi, in der Hoffnung, dass Sie nicht kollidieren mit anderen Operationen auch tun. Und es braucht nicht so anspruchsvoll wie ldrex/strex - es würde ausreichen, um ganz einfach die interrupts deaktivieren für eine Atomare update - aber, usermode, so kann ich nicht. Wenn es ein 'vergleichen-und swap' (ala 68 Kb) - Anweisung, die würde auch funktionieren.
    • Und es ist durchaus sinnvoll für Sie, zu sagen, "Uh, tun Sie das nicht, verwenden Sie/schreiben Sie einen device driver". Ich bekomme, dass. Ich sage nur, es wäre schön, in der Lage, dies zu tun, weil sonst (1) es ist weniger Aufwand, wenn Sie nicht haben, um einen Treiber schreiben (2), wenn es einen Treiber zu wechseln pin-Modi, was passiert, wenn ich will-bit-bash - 'open-collector' - Treiber, was bedeutet, dass die Umschaltung pin-Modus von input auf output und zurück zu hohen Preisen; einen Treiber verwenden, beschränkt die Geschwindigkeit stark. Da habe ich das auf anderen Systemen in der Vergangenheit (z.B. mit dem CAS -) ich Frage mich, ob das gleiche war hier möglich.
    • Ich denke, was ich sage, ist,", wenn ich Schreibe einen hack für direkte I/O, gibt es eine Möglichkeit, ich kann zumindest machen es ein thread-safe hack?" Da habe ich sicherlich in der Lage gewesen zu tun, die in anderen Situationen (meist embedded RTOS). Danke für die Antwort.
    • arm hat eine swap-Anweisung, swp.
    • strex führt eine str auf die Speicher-Position (oder sollte), ldrex führt ein ldr aus dem Speicher (oder sollte). Sie müssen einfach nur den test auf einen Händler durch Hersteller und chip von chip-Grundlage, wenn Sie geschehen, zu unterstützen, die exklusiven Zugang und darüber hinaus exklusiven Zugriff auf den Adressraum, der Sie interessiert.
    • danke, ich schaute in diese. SWP ist OK für Mutexe, aber ich glaube nicht, dass es die richtige für diese situation; am besten kann man sich an das lese-Ergebnis zu sehen, was Sie gebrochen hatte, und dann "unbreak' er und das beste hoffen. Manche Prozessoren haben einen "compare and swap", wo er führt nur die schreiben, wenn der gelesene Wert entspricht einem bestimmten Wert, es wäre toll für dieses Problem.
    • Und für diese situation, ich muss nur das strex zu scheitern, wenn es zu einem Kontextwechsel, da der ldrex (dies ist eine Teilmenge dessen, was es bedeutet insgesamt), da es nur einen Kern.
    • Wo hast du die information, dass LDREX / STREX sind für Multiprozessor-Systeme? Die docs, die ich gelesen habe über das Thema vorschlagen, dass Sie perfekt in Ordnung auf, zB. ein Cortex-M3 oder Cortex-M4.
    • von der arm-Dokumentation, die älter als die cortex-m3/m4. die Leute wurden mit Ihnen für ein Ersatz-swap, anstatt für die Synchronisierung exklusiven Zugriff...eins führt zum anderen.
    • Warum soll man nicht verwenden LDREX/STREX auf der I/O-Register direkt? Wenn mehrere Stücke von unabhängig entwickelten code verwenden alle LDREX/STREX zu manipulieren, um unterschiedliche Sätze von bits in einem I/O register, Sie arbeiten ohne Konflikte, auch wenn keiner von Ihnen weiß etwas über die andere. Demgegenüber code, der versucht, ein außen Flagge zu guard I/O-Ressourcen können nur gemeinsam mit anderen-code, verwendet die gleiche Flagge.
    • ldrex/strex stützt sich auf die Logik, die dahinter arbeiten. sobald man sich außerhalb der Arme Logik, die funktioniert so weit wie ich gesehen habe, sind Sie in der chip-Anbieter-Logik, wo der arm docs für Uniprozessor-sagen Sie, dass Sie nicht haben, um es zu unterstützen. und das wäre für den ram, für die Peripherie könnte die gleiche Logik Weg oder weiter. Oder könnte die Umsetzung sein, der gerade wieder EXOKAY und nicht wirklich überprüfen...Als eine Allgemeine Regel, die Sie haben intime Kenntnisse jedes chip-Implementierung aus, die jeder Verkäufer wissen, ob oder nicht, um das paar als eine Gewohnheit. die würden Sie nicht so das nicht mit dem par als eine Gewohnheit
    • nur dort, wo es möchte/muss explizit Arbeit (multicore-arm-cores), und in diesem Fall würde man hoffen, dass der ganze Adressraum abgedeckt ist. Für die cortex-ms möchte ich sagen, dass die docs sagen, dass Sie nur zu beantworten EXOKAY und nicht wirklich überprüfen, aber müsste wieder gelesen, dass...

    InformationsquelleAutor old_timer
  2. 4

    Wie die vorherigen Antworten Stand, ldrex/strex sind nicht dazu gedacht, für den Zugriff auf die Ressource selbst, sondern vielmehr für die Umsetzung der Synchronisation-primitiven zu schützen.

    Allerdings habe ich das Gefühl die Notwendigkeit, zu erweitern, ein bisschen auf die architektonische bits:

    1. ldrex/strex (sprich Last-exklusive/store-exclusive) unterstützt alle ARM Architektur version 6 und höher-Prozessoren, abzüglich der M0/M1-mikrocontroller (ARMv6-M).
    2. Es ist nicht architektonisch gewährleistet, dass die Last-exklusive/store-exclusive wird auf Speicher-Arten, andere als "Normal" - also alle klugen Gebrauch der Ihnen zur Peripherie wäre nicht tragbar.
    3. Die SWP Anleitung nicht empfohlen wird dagegen einfach, weil seine Natur ist kontraproduktiv in einer multi-core - system- Sie war veraltet in ARMv6 und "optional" zu implementieren, die in bestimmten ARMv7-A-Revisionen, und die meisten ARMv7-A-Prozessoren schon verlangen, dass Sie explizit aktiviert werden im cp15 SCTLR. Linux standardmäßig nicht, und stattdessen simuliert die operation, die durch die undef-handler mithilfe von ... Last-exklusive und store-exclusive (was @dwelch bezieht sich auf oben). Also bitte nicht empfehlen SWP als eine gültige alternative, wenn Sie erwarten, dass code portabel auf ARMv7-A-Plattformen.

    Synchronisation mit bus-Master nicht in die inner-shareable-domain (Ihr-cache-Kohärenz-Insel, wie Sie waren) erfordert eine zusätzliche externe hardware - bezeichnet als global monitor - um zu verfolgen, welche Meister angefordert haben exklusiven Zugriff auf die Regionen.

    Den "nicht erforderlich, auf Uniprozessor-Systemen" ein bisschen klingt wie die ARM-Terminologie in die Quere. Ein quad-core-Cortex-A15 ist als ein Prozessor... Also Prüfung für "Uniprozessor" in Linux würde nicht ein jota Unterschied - die Architektur-und die interconnect-Spezifikationen bleiben die gleichen, unabhängig, und die SWP ist immer noch optional und möglicherweise nicht bei allen.

    Cortex-M3 unterstützt ldrex/strex, aber seine interconnect - (AHB-lite) nicht unterstützen, propagieren es, so es nicht es verwenden, um synchronisieren mit externen meistern. Es unterstützt nicht die SWP, nie eingeführt, in der Thumb-Befehlssatz, der von seinen interconnect würde auch nicht in der Lage sein, Sie zu verbreiten.

    InformationsquelleAutor unixsmurf
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    In der Regel, die ldrex und strex brauchen die Unterstützung des Speicher-Systeme. Sie verweisen möchten, um einige Antworten von dwelch sowie seine extext Anwendung. Ich würde glauben, dass Sie dies nicht tun können für memory-mapped I/O. ldrex und strex bestimmt sind, mehr für Lock Frei algorithmen, in normalen Speicher.

    In der Regel nur ein Fahrer sollte verantwortlich einer bank I/O registriert. Software-Anforderungen um, dass Fahrer über Semaphore, etc, die umgesetzt werden können, mit ldrex und strex im normalen SDRAM. So können Sie inter-lock diese I/O registriert, aber nicht im direkten Sinne.

    Oft die I/O-Register sind die Unterstützung atomic Zugang durch schreiben, um klar, Multiplex access und anderen Systemen.

    1. Schreiben, um klar - in der Regel den Einsatz mit hardware-Ereignisse. Wenn der code, der das Ereignis übernimmt, dann schreibt er nur, dass etwas. Auf diese Weise werden mehrere Routinen kann mit verschiedenen bits im gleichen register.
    2. Multiplex access oft interrupt aktivieren/deaktivieren wird ein register bitmap. Es gibt jedoch auch alternativen registrieren, dass Sie schreiben kann, die interrupt-Nummer, an die aktivieren oder deaktivieren einem bestimmten register. Zum Beispiel intmask vielleicht zwei 32 bit Registern. Aktivieren int3, Sie könnten die Maske 1<<3 zu den intmask oder schreiben nur 3 zu einem intenable registrieren. Sie intmask und intenable sind süchtig auf die gleichen bits per hardware.

    So können Sie emulieren eine inter-lock mit einem Treiber oder der hardware selbst unterstützen können Atomare Operationen über die normale Registrierung schreibt. Diese Regelungen dienten Systeme sowie für ruhige einige Zeit, bevor die Menschen begannen sogar zu sprechen lock frei und warten Kostenlose algorithmen.

    • ja, die BCM2708 ist ein Mechanismus, der es den einzelnen I/O-pins gesetzt werden, die hohe oder niedrige sicher (mit einem einzigen schreiben). Aber die I/O-pin Modus bits (input vs. output etc) gepackt werden mehrere in ein control-register und verschiedene Stifte für die ansonsten unabhängige Funktionen. Ich werde schauen ob es ein Treiber-Mechanismus, um sicher zu ändern. Eine Menge Leute sind, die Programmierung der I/O im userspace auf dem raspberry pi, durch die Zuordnung der GPIO-Registern, und den pin-Modus änderungen werden in der Regel nicht sicher gemacht...
    • In der Tat, da gibt es nur einen Kern brauchen wir nur zum Schutz gegen interrupts (andere Prozesse oder ISR-Modi ändern andere Stifte), so alles, was benötigt wird, ist hier die ldrex/strex-Mechanismus erlischt die Exklusivität auf einen Kontext-switch. Aber wenn es nicht die Unterstützung von nicht-Speicher-Adresse reicht, dann ist es nicht die Lösung.
    • Auf Linux gibt es eine GPIO-Treiber, die in der Regel kümmert sich um diese. Die meisten der Zeit, ein - /Ausgabe ist nicht on-the-fly, aber Sie können am Ende das bisschen bashing einiger Protokolle. Sie können shadow die Eingabe - /Ausgabe-register mit ldrex und strex und dann immer schreiben, die Lage auf der tatsächlichen hardware.
    • Eigentlich gibt es noch eine Gefahr gibt es - wenn Sie laden ein Schatten Wert, es zu schreiben, dann jemand anderes kommt, ändert sich der Schatten, schreibt es, dann bekommen Sie die Kontrolle zurück und speichern Sie Ihre (veraltete) Wert zum register. Die shadow-variable in Ordnung ist, aber die eigentliche Registrierung hat etwas getan, was kaputt ist. So würden Sie noch tun müssen, die shadow->reg kopieren nur in Kontexten, die nicht unterbrochen werden kann, jede andere.
    • Das ist wahr. Ich denke, wenn Sie wirklich besorgt sind, können Sie maskieren von interrupts, etc. In der Regel gibt es nur einen Treiber Umschalten von input zu output (Simulation 1wire, i2c, etc). Die meisten Werte sind im boot und nie geändert.
    • Wie andere haben darauf hingewiesen, dass der ldrx und strx Anweisungen sind ein high-performance-Mechanismus für die Implementierung der atomic-access-Speicher beruht auf der Zusammenarbeit der cache-controller auf jedem Kern. Memory-mapped I / O sollte nie cachable in den ersten Platz.
    • Es wäre schön, wenn hardware-Designer gab, konsequent gedacht, zu Fragen rund um die Parallelität, anstatt z.B. mit write-one-to-clear-Werte tauschen Sie Adressen mit latched Werte. Ich Frage mich, warum so wenige Teile erlauben es, z.B. wechseln Sie die Richtung von einigen bits auf einem port verlassen, während andere unberührt. Es sollte sehr Billig in hardware [weglassen zwei Adressbits (z.B. A2-A3) von der decode-Logik für die DDR, und dann jedes bit compute Rn (Rn & (!A2 | Dn)) | (A3 & Dn). Adresse 01xx wird klar, dass alle bits geschrieben sind wie Nullen; 10xx wird gesetzt, alle bits geschrieben sind, und 11xx wird beides tun.
    • Meiner Meinung nach, in einem gut gestalteten Teil, es sollte möglich sein, führen Sie jede gewünschte Aktion auf alle peripheren, ohne sich sorgen über den Zustand von einem anderen Peripheriegerät. Nicht nur, dass diese Möglichkeit Vereinfachung der Benutzer-code, aber es macht es auch möglich, zu mischen und match-Routinen, die aus verschiedenen Quellen, ohne sich sorgen zu machen über Sie zu stören. Es macht mich traurig, dass einige Unternehmen, verbringen eine Menge Geld auf die Entwicklung von Systemen, damit die Menschen hardware konfigurieren und automatisches generieren von Treiber-code mit grafischen tools, aber die hardware-Freigabe-Register zu Peripherie in unangenehme Weise.
    • Ich glaube, Sie sind falsch über die race. Die person, die schriftlich an den Schatten Wert, müsste auch greifen die exklusive Sperre. Nach der re-Lektüre dieser Antworten, unix-Schlumpf hat einige gute Informationen.
    • Eine exklusive Sperre kümmert, aber was ich meinte darauf hin, dass Sie kann nicht loslassen, daß die Sperre erst, nachdem du geschrieben hast das shadow-reg UND die reg real. Exklusivität auf den Schatten, reg allein ist nicht genug. Also an dieser Stelle, die Sie nicht wirklich brauchen, in den Schatten registrieren, Sie könnten das gleiche-Sperre auf der Registrierung richtige. Es würde auch funktionieren, mit Sperre[ modify_shadow ()], gefolgt von lock [ reg := shadow ] keine Sperre zwischen .. aber das zweite Kopie-op re-read die gemeinsame 'Schatten' var.

    InformationsquelleAutor artless noise
  4. 0

    Wenn der chip in Frage, hat eine toggle-register (welches im wesentlichen XORed mit dem Ausgabe-latch, wenn geschrieben) es ist eine Arbeit um.

    • laden port-latch
    • Maske vom unabhängigen bits
    • xor mit der gewünschten Ausgabe
    • schreiben toggle-register

    solange zwei Prozesse ändern Sie nicht die gleichen pins (im Gegensatz zu "der gleiche port"), es gibt keine race-condition.

    Im Fall der bcm2708 Sie konnten wählen Sie einen output-pin, dessen Nachbarn sind entweder nicht oder werden nicht verändert und schreiben GPFSELn im byte-Modus. Dies wird jedoch nur sicherzustellen, dass Sie nicht beschädigt andere. Wenn andere schreiben in den 32 bit Modus, und Sie unterbrechen Sie, Sie werden immer noch beschädigt Sie. So seine Art eine hack.

    Hoffe, das hilft

    • Ja, in der Tat, und der broadcom chip in der RPi hat diese für die GPIO-Ausgangs-pin Staaten. Allerdings nicht für Register, die set-input-vs. output. Wenn Sie möchten, eine 'open-collector' - Ausgang, müssen Sie zum Umschalten zwischen Ausgabe-0 und "input" -- was bedeutet, dass regs, die nicht über eine toggle-Funktion. Das ist, wie ich hier im letzten Jahr...
    • Ah ok sorry, ich bin nicht ein RPi Kerl.
    InformationsquelleAutor odinthenerd
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