Inkrementieren Mehrere Genvars in Verilog-Anweisung Generieren

Ich versuche zu schaffen, ein multi-Stufen-Komparator in verilog und ich kann nicht herausfinden, wie man increment-mehrere genvars in einer einzigen Schleife generieren. Ich versuche das folgende:

genvar i,j;
//Level 1
generate
  j=0;
  for (i=0;i<128;i=i+1)
  begin: level1Comp
    assign ci1[i] = minw(tc[j],tc[j+1]);
    j = j+2;
  end
endgenerate

Und bekommen die folgende Fehlermeldung:

Error-[SE] Syntax error
  Following verilog source has syntax error :
  "encoder.v", 322: token is '='
    j=0;

Weiss jemand wie man das Inkrement mehrere genvars in derselben generate-Anweisung? Oder zumindest gleichwertigen Funktionen?

InformationsquelleAutor Adam | 2012-03-05
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