Splitting ein bit-array in Verilog

Entwerfe ich ein basic-AES-Algorithmus in verilog, und ich brauche, um split einen 128-bit-array in 16 Teile jeweils von 8 bits.

Beispielsweise (basic 8 bit-Beispiel), wenn ich erhalten 10111011 ich brauche generieren 4 Ausgänge 10 11 10 11

InformationsquelleAutor Sebastian Valencia | 2012-11-15
  1. 2

    Einem Doppel-verpackt-array funktioniert:

    reg [127:0] in;
wire [15:0] [7:0] out_1 = in; //msb in entry 15
wire [0:15] [7:0] out_2 = in; //msb in entry 0

    Wenn nur ein byte erforderlich ist, um gelesen werden zu einem Zeitpunkt, es kann getan werden, Verilog-2001 oder SystemVerilog als:

    reg [127:0] in;
reg [3:0] idx;
wire [7:0] out = in[8*idx +: 8];
    InformationsquelleAutor Greg
  2. 4

    Abrufen von bytes aus einem array ist straight forward:

    module huge_array (
  input [128-1:0] data
);
  wire [7:0] first_byte,
  assign first_byte = data[7:0];

  wire [7:0] second_byte,
  assign second_byte = data[8*2-1:8*1];
endmodule

    Es wäre viel einfacher, wenn die Daten formatiert in einem Speicher.

    module huge_array2 (
  input [7:0] data [0:16]
);
  wire [7:0] first_byte,
  assign first_byte = data[0];

  wire [7:0] second_byte,
  assign second_byte = data[1];
endmodule
    InformationsquelleAutor Morgan
Schreibe einen Kommentar