Tag: cpu-architecture
Die hardware Mikroarchitektur (x86, x86_64, ARM, …) einer CPU oder mikrocontroller.
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Stillschweigend: Operanden werden implizit in der definition von Unterricht. Beispiele: CLA,CME,INP. Es ist vor allem für Null-Adress (STACK-organisiert) und Ein-Adress (AKKUMULATOR-organisiert) Anweisungen. Unmittelbaren: operand angegeben ist, die in der Instruktion selbst und vor allem für die Konstanten
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Hier ist der Beispielcode var startInfo = new ProcessStartInfo { Arguments = commandStr, FileName = @"C:\Windows\SysWOW64\logman.exe", }; using (var createCounterProc = new Process { StartInfo = startInfo }) { createCounterProc.Start(); createCounterProc.WaitForExit(); } Nach ausführen des Codes bekomme
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LOOP (Intel ref manuelle Eingabe) dekrementiert ecx /rcx, und dann springt, falls nicht null. Es ist langsam, aber Sie konnte nicht Intel preiswert schnell? dec/jnz bereits makro-sicherungen in einem einzigen Upstream-Provider auf Sandybridge-Familie; der einzige Unterschied ist,
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Ich aufgreife, ein Wunder in Bezug auf MONITOR-MWAIT vs HLT Anweisungen. Beide hält der Prozessor, beide wacht auf verschiedenen externen Trigger (interrupts, etc). In meinen versuchen, HLT und MWAIT-Funktion fast die gleiche ist, wenn dabei berücksichtigt :
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Wir haben ein Problem mit einer Java-Anwendung läuft unter einer (ziemlich alten) FC3 auf einem Advantech POS-board mit einem Via-C3-Prozessor. Die java-Applikation hat mehrere kompilierte shared-libs zugegriffen wird über JNI. Via-C3-Prozessor soll i686 kompatibel. Vor einiger Zeit
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Register-Variablen sind eine bekannte Möglichkeit, einen schnellen Zugang (register int i). Aber warum registriert sich auf der Spitze der Hierarchie (Register, cache, Hauptspeicher, sekundärer Speicher)? Was sind all die Dinge, die für den Zugriff auf die Register
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dies ist mein makefile: task0 : main.o numbers.o add.o gcc -m32 -g -Wall -o task0 main.o numbers.o add.o main.o : main.c gcc -g -Wall -m32 -ansi -c -o main.c numbers.o : numbers.c gcc -g -Wall -m32 -ansi
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Präambel: DIESE FRAGE IST völlig ÜBERFLÜSSIG. Beim erstellen einer Android Virtual Device (AVD), gibt es eine Auswahl, die für die CPU/ABI. Ich habe versucht, mit allen verfügbaren Zielen - es gibt keine Wahl, sondern ARM auf alle
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In einem Buch Las ich Folgendes: 32-bit-Prozessoren haben 2^32 möglichen Adressen, die aktuellen 64-bit-Prozessoren mit 48-bit-Adressraum Meine Erwartung war, dass, wenn es eine 64-bit-Prozessor, die Adresse, Raum, sollten auch 2^64. Also ich Frage mich, was ist der
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Mein Verständnis ist, dass der wesentliche Unterschied zwischen den beiden Methoden ist, dass Sie im "write-through" - Methode die Daten geschrieben werden, um den Hauptspeicher über den cache sofort, während Sie im "write-back" - Daten, geschrieben in
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Ich würde gerne einige infos mit C über die hardware: wie viele CPU ' s habe ich wie viele Kerne haben, jeder von Ihnen wie viele logische Kerne haben jeder Kern in jeder CPU CPU-name + Modell
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Ich bin ein wenig verwirrt von der Bedeutung des "Aliasing" zwischen CPU-cache und die Physische Adresse. Zuerst fand ich Es, die definition auf Wikipedia : Jedoch, VIVT leidet unter aliasing Probleme, wo mehrere unterschiedlichen virtuellen Adressen verweisen
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Ich gesehen habe in der Literatur für einige der neueren CPU ' s wie der Intel Xeon "Nehalem-EX" als mit 8 Kernen und 16 threads. Was reden Sie hier? Ich sah Erwähnung von diesem in Bezug, so
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Ich bin nicht wirklich versucht, etwas optimieren, aber ich erinnere mich, dies zu hören, von Programmierern die ganze Zeit, ich nahm es als eine Wahrheit. Nachdem alle Sie sollen wissen, diese Dinge. Aber ich Frage mich, warum
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Ich versuche zu installieren Treiber für RFID-reader auf meinem Raspberry Pi, so dass mein PC/SC-daemon erkennt den reader, wenn ich stecken Sie es in. Leider werden die Treiber verpackt von der Firma sind nur für die i386-oder
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Ich Suche schon eine ganze Weile und kann nicht scheinen zu finden, ein offizieller/schlüssige Abbildung unter Angabe der Anzahl der single-precision-floating-point-Operationen/Takt, dass ein Intel Xeon quadcore abgeschlossen werden kann. Ich habe einen Intel Xeon quadcore E5530 CPU.
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Ist es mir unklar, wie der compiler automatisch weiß, zu kompilieren für 64-bit, wenn es nötig ist. Woher weiß er, wenn er kann getrost, Ziel 32-bit? Ich bin vor allem neugierig, wie der compiler weiß, welche Architektur
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Hallo ich brauche wirklich Hilfe mit diesem cuz its driving me crazy im mit Spartan 3E und unten ist .v-Datei, die für FIFO und danach .ucf-Datei ... im gerade Fragen, warum ich kann nicht schreiben/Lesen auf den
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Ich bin verwirrt, wie viele flops pro Takt pro Kern kann getan werden, mit Sandy-Bridge und Haswell. Wie ich es verstehe, mit SSE-es sollte 4 flops pro Takt pro Kern für SSE und 8 flops pro Takt
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In dieser Folie ist, die Dinge sieht ein wenig aus, um mich. Clock cycle time oder clock-Periode ist bereits benötigte Zeit pro Takt. Frage ist, hat das Wort Clock Rate Sinn macht? Er sagt auch:Hardware designer must
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Ich bin verwirrt bei so vielen Terminologien, die mein Lehrer spricht darüber, wie word,byte addressing und memory location. War ich unter dem Eindruck, dass für eine 32-bit processor, es können die Adressen von bis zu 2^32 bits,
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Ich wollte Fragen ob mir jemand erklären könnte, mir ist der Unterschied b/w diese zwei ? Hat es etwas zu tun mit intel-hardware-Architektur (HT) ? mögliche Duplikate von multi-CPU, multi-core und hyper-thread InformationsquelleAutor SRINI794 | 2013-01-03
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Ich bin ein bisschen verwirrt zwischen dem, was der Unterschied zwischen shared memory und distributed memory. Können Sie das klären? Ist shared-Speicher für einen Prozessor und verteilt für viele (für Netzwerk)? Warum brauchen wir verteilten Speicher, wenn
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Was ist der Schnellste Weg von clearing ein register (=0) in MIPS assembly? Einige Beispiele: xor $t0, $t0, $t0 and $t0, $t0, $0 move $t0, $0 li $t0, 0 add $t0, $0, $0 Welche ist die effizienteste?
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Kann jemand ganz kurz die Unterschiede zwischen den Speicher-bus und bus-Adresse in computer-Architekturen ? Auch wenn Sie sagen, memory-bus, bedeutet es, dass Sie bezogen auf den Datenbus ? Keine software-oder code-Frage, also muss wohl woanders sein. Aber
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Zunächst, ich glaube nicht, dass diese Frage ist ein Duplikat Erkennen 64bit OS (windows) in Python weil imho es wurde nicht gründlich beantwortet. Nur die Annäherung an die Antwort ist: Verwenden sys.getwindowsversion() oder die Existenz von PROGRAMFILES(X86)
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Aus vergangenen Lesungen scheint es die meisten 32 bit-Treiber funktionieren nicht auf 64 bit. Auf einer rein konzeptionellen Ebene, ich sehe ein 64-bit-Computer als zusätzlichen "Raum" bei der Verwendung von 32 bit-Treiber, so bin versucht zu ermitteln,
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Dachte ich nur, wie Maschinen-interpreter-binary-code? Alles was ich verstehe ist dein code bekommen, der sich in 1 und 0 ist, so dass die Maschine Sie verstehen kann, aber wie tun Sie das? Ist es nur eine normale
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Einen process control block (PCB) und ein Thread Control Block (TCB) sind beide im linux-Kernel zu haben, mal auf die CPU übertragen. Was sind die Unterschiede zwischen den beiden? Welche Informationen werden in der Regel gepflegt in
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Ich habe ein altes Projekt, dass ich neu kompiliert für ein uodate und es zeigt nun diese Fehlermeldung: …. missing required architecture x86_64 in file myLibrary.a …. Habe ich versucht verschiedene tricks, die ich finden konnte im
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Gibt es eine Liste der Android-Handys und Ihre unterstützt native code? Zum Beispiel möchte ich wissen, welche Handys unterstützen nur armeabi und die Unterstützung armeabi-v7a. Letzteres ist wichtig, weil ich ' m tun eine Menge der floating-point-Berechnung
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Grundsätzlich würde ich gerne wissen, der Unterschied zwischen ARMv7l und ARMv7hl? Habe ich ein arm-Prozessor mit armv7l und es gibt eine Menge rpm ' s für armv7hl. Ich nicht genau weiß was ich suchen muss, um Informationen
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Habe ich gesucht, die auf web-und intel Software-Handbuch . Aber bin nicht in der Lage zu bestätigen, wenn alle Intel 64-Architekturen unterstützen bis zu SSSE3 oder bis zu SSE4.1 oder bis zu SSE4.2 oder AVX etc. Also,
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Ist eine Maschine WORT immer gleich oder kommt es auf die Rechner-Architektur? Und ist die Bedeutung des Wortes WORT Kontext-Sensitiv oder allgemein gelten? InformationsquelleAutor der Frage prinzdezibel | 2009-03-07
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Als Teil meiner app bin ich mit dem NDK und Frage mich, ob es lohnt sich die Bündelung von x86-und mips-binaries neben der standard-ARM-binaries. Ich dachte, der beste Weg wäre, zu verfolgen, was meine Nutzer eigentlich haben,
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Beim Lesen der ARM-core-Dokument, habe ich diese Zweifel. Wie funktioniert der CPU unterscheiden, werden die gelesenen Daten von der Daten-bus, ob es auszuführen, wie eine Anweisung oder als Daten -, dass es funktionieren kann, auf? Beziehen sich
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Hintergrund Den Von-Neumann-Architektur beschreibt die gespeichert-Programm-computer, auf dem die Anweisungen und Daten im Speicher gespeichert werden und die Maschine arbeitet, indem Sie seinen inneren Zustand, den ich.e eine Anweisung arbeitet auf einige Daten und ändert die Daten.
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kann mir jemand erklären, was ist load buffer und wie unterscheidet es sich von Aufhebungs-Warteschlangen. und auch die Differenz zwischen Speicher-Puffer-und write combining buffers? Das Papier von Paul E Mckenny http://www.rdrop.com/users/paulmck/scalability/paper/whymb.2010.07.23a.pdf erklärt sehr schön über die Speicher-Puffer-und
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Warum ist die Größe des L1-cache kleiner ist als der L2-cache in den meisten Prozessoren ? InformationsquelleAutor der Frage Karthik Balaguru | 2011-01-12
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Fragte ich mich immer, was ist der Zweck der rotate-Anweisungen einige CPUs haben (ROL, RCL auf x86, zum Beispiel). Welche Art von software nutzt diese Anleitung? Ich dachte zuerst, Sie können verwendet werden für die Verschlüsselung/Computer-hash-codes, aber
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Weiß jemand, was ist der Sinn des ins stocken geraten-Zyklen-frontend und ins stocken geraten-Zyklen-backend in perf stat-Ergebnis ? Ich suchte im internet, aber nicht die Antwort finden. Dank $ sudo perf stat ls Performance counter stats for
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Auf meinem desktop habe ich ein kleines widget, das sagt mir meine aktuelle CPU-Auslastung. Es zeigt auch die Verwendung für jede meiner zwei Kerne. Ich habe mich immer gefragt, wie funktioniert die CPU berechnen, wie viel von
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Program counter enthält die Adresse der Anweisung, die ausgeführt werden soll weiter, während instruction register enthält die eigentliche Anweisung. würde einer nicht reichen? Und was ist die Länge eines jeden von diesen Registern? Dank. InformationsquelleAutor der Frage
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Ich habe müssen arbeiten mit Windows-Programme, die für x86 -, x64-und IA64. Ich möchte programmatisch herauszufinden, die Plattform durch Untersuchung der Dateien selbst. Meine Zielsprache ist PowerShell, sondern ein C# - Beispiel wird das tun. Andernfalls, wenn
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Ich versuche, das Profil und die Optimierung von algorithmen und ich würde gerne verstehen, die spezifische Auswirkung der caches auf verschiedenen Prozessoren. Für aktuelle Intel x86-Prozessoren (z.B. Q9300), es ist sehr schwer zu finden, detaillierte Informationen über
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Ich bin verwirrt, wie viele flops pro Takt pro Kern kann getan werden, mit Sandy-Bridge und Haswell. Wie ich es verstehe, mit SSE-es sollte 4 flops pro Takt pro Kern für SSE und 8 flops pro Takt
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einfach nur neugierig zu wissen, welche CPU-Architekturen unterstützen, vergleichen und tauschen Atomare primitive? InformationsquelleAutor der Frage |
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Laut Wikipedia, x86 ist eine CISC-design, aber ich habe auch gehört/gelesen, dass es RISC. Was ist nun richtig? Ich würde auch gerne wissen, warum es ist CISC oder RISC. Was bestimmt, ob ein design RISC-oder CISC? Ist
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Ist es mir unklar, wie der compiler automatisch weiß, zu kompilieren für 64-bit, wenn es nötig ist. Woher weiß er, wenn er kann getrost, Ziel 32-bit? Ich bin vor allem neugierig, wie der compiler weiß, welche Architektur
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Stieß ich auf diesen Auszug heute: Meisten älteren Mikroprozessoren, bitweise Operationen etwas schneller als Zusatz und Subtraktion Operationen und in der Regel deutlich schneller als die Multiplikation und division Operationen. Auf modernen Architekturen ist dies nicht der