Tag: formal-verification

Formale Verifikation ist die Tat zu beweisen oder disproving die Richtigkeit der beabsichtigten algorithmen, die ein system mit Bezug auf eine bestimmte formale Spezifikation oder Eigentum unter Anwendung von formalen Methoden der Mathematik.

Kann ich erstellen eine Reihe von SystemVerilog-Eigenschaften innerhalb einer Schleife?

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Ich habe zwei arrays verpackt Signale und ich brauche zum erstellen einer Eigenschaft und der entsprechende Behauptung für diese Eigenschaft, der beweist, dass die beiden arrays identisch sind, unter bestimmten Bedingungen. Ich bin formal verifizieren und das

Warum können Programme nicht nachgewiesen werden?

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Warum kann nicht ein computer-Programm nachgewiesen werden, ebenso wie eine mathematische Aussage kann? Ein mathematischer Beweis aufgebaut ist, auf andere Beweise, die aufgebaut werden, von noch mehr Beweise und auf nach unten, um Axiome - diese Wahrheiten