Tag: gnu-make
Dieser Tag ist für Fragen zu `gmake` gedacht, der GNU-Version des` make`-Programms, um Programme zu verwalten und zu aktualisieren.
Wie kann ich erzwingen, Machen, ausführen, ein Rezept, die ganze Zeit
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Dem aktuellen Makefile hat so etwas wie dieses: target1 : lib1.a lib2.a target2 : lib1.a lib3.a target3 : lib3.a lib1.a: $(MAKE) -C sub_dir all Möchte ich dies ändern Makefile so, dass überall dort, wo ein Ziel hängt
Wie ähnlich/unterschiedlich sind gnu make, microsoft nmake-und posix-standard machen?
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Wie ähnlich/Verschieden sind gnu make, microsoft nmake-und posix-standard machen? Offensichtlich gibt es Dinge wie "welches OS?", "welche compiler?" und "was linker ist?", aber ich beziehe mich speziell auf die syntax, der Semantik und der Befehlszeilen-Optionen des makefiles
Bedingt Anhängen an eine variable innerhalb einer Makefile-target
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Habe ich ein GNU Makefile, das sieht ein bisschen aus wie diese: LIST = item1 .PHONY: targetMain targetA targetB preA preB targetMain: # DO all the work in here echo $(LIST) targetA: preA targetMain targetB: preB targetMain
Makefile Tricks mit VPATH und umfassen
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Ich bin Herumspielen mit make-Dateien und die VPATH-variable. Im Grunde bin ich packte source-Dateien von ein paar verschiedenen Orten (angegeben durch den VPATH), und kompilieren Sie Sie in das aktuelle Verzeichnis, indem Sie einfach eine Liste .o-Dateien,
Makefile $@ variable-für was wird es verwendet?
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Ich bin neu auf lernen machen-Dateien.Ich Las diese post. könnte jemand bitte sagen Sie mir, was ist $@ variable verwendet, für die Innenseite ein makefile? InformationsquelleAutor Vijay | 2011-05-28
makefile: foreach "make-C" nennen
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hier ist ein Teil meiner makefile: PATH := $(shell pwd) EDIR := impl EFFECTS := $(filter-out $(EDIR), $(shell find $(EDIR) -maxdepth 1 -type d)) ALLMAKES := $(patsubst %, $(PATH)/%, $(EFFECTS)) all: $(foreach c,$(ALLMAKES),$(MAKE) -C $(c)) Also im
Directory-Platzhalter in der Datei Makefile Muster-Regel
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Ich versuche, erstellen Sie ein Makefile, kompilieren terminfo-Dateien, die sich in einem Verzeichnis über tic. tic auch Kopien der termcap-Dateien, die es erstellt automatisch eine system - oder Benutzer-spezifischen Ziel-Ordner. Für einen normalen Benutzer, wenn der terminfo-Datei
Brauchen Sie eine makefile-Regel, dass die Abhängigkeit behandeln können fehlende Dateien
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Wir verwenden GNU Make für unser system. Am Ende unseres makefiles, wir haben ein include namens Makedepends das generiert einen Haufen .d Dateien mit -MM-Schalter auf gcc. Wir fügen Sie dann die .d-Datei für jede .cc-Datei über
Mit ifdef und ifndef-Direktiven
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Ich versuche, um zu überprüfen, ob eine variable definiert ist, mit ifndef/ifdef, aber ich bekomme immer eine not found Fehler von der Ausführung. Ich bin mit GNU Make 3.81, und hier ist ein Ausschnitt von dem, was
Prüfen, ob Datei vorhanden ist, bevor Sie ihn in der Datei makefile
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Habe ich ein makefile in einem C++ - Projekt (compiler: C++11). Wie können Sie überprüfen, um zu sehen, ob eine bestimmte Datei vorhanden ist, bevor Sie ihn mit einem makefile-Befehl? Hier ist der code: bin: charstack.h error.h
zwingen, um die Voraussetzungen zu schaffen, in Makefiles
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Habe ich einen Dritten makefile, und ich würde gerne eines der Ziele (T1) nicht gebaut werden, bis eine andere, custom target (T2) wird erst gebaut. Normalerweise würde dies erreicht werden, indem Sie T2 als Voraussetzung für einen
Immer machen Sie Fehler 127 nach dem kompilieren
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Ich bin versucht, mir beibringen, gnuMake nach dem erlernen der Grundlagen von C++ Ich bin mit Ubuntu 14.04-äquivalent (elementary os) Und ich bin immer der Fehler (vollständige Ausgabe von make Lauf): g++ ./main.o -w -o test This
Wie schreibt verschiedene implizite Regeln für verschiedene Datei-Namen für GNU Make
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Ich habe ein Verzeichnis, in dem ich halten das hinzufügen von verschiedenen C++ - Quelldateien, und generisches Makefile zu kompilieren. Dies ist der Inhalt des Makefile: .PHONY: all clean CXXFLAGS = -pipe -Wall -Wextra -Weffc++ -pedantic -ggdb
Fügen Sie zum Anfang der Liste
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Ich habe ein makefile, in dem die Quelle Dateien: (gekürzt auf relevante) SRCFOLDER=src/ SOURCES= main.cpp OBJECTS=$(SOURCES:.cpp=.o) und ich möchte concate die Fäden in der Hand, aber für jedes in SOURCES. Wie Sie oben sehen können, ich Tue
GCC-build-problem (#include_next Grenzen.h)
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Wenn ich versuche, $ make depend -f gcc.mak einer middleware auf meinem Ubuntu-Rechner bekomme ich diese /usr/include/../include/limits.h:125:26: Fehler: kein include-Pfad, in dem die Suche nach Grenzen.h Dies ist der Inhalt rund um Grenzen.h:125: /* Den compiler an
GNU Make silent standardmäßig
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Ist es möglich zu unterdrücken-Befehl echo standardmäßig innerhalb der Makefile? Ich weiß, dass das laufen make im --silent - Modus wird es tun, so wird, indem jeder Befehl mit @. Ich bin auf der Suche für einen
VERBOSE=yes makefile option auf gnu make unter cygwin nicht für mich arbeiten
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Benutze ich gnumake version GNU Make 3.81 unter cygwin auf windows. Cygwin-version ist CYGWIN_NT-6.1-WOW64 1.7.7(0.230/5/3) 2010-08-31 09:58 i686-Cygwin In meinem makefile verwendet wird, um die Quelle, wenn ich sage, VERBOSE=yes, habe ich noch nicht sehen, detaillierte Befehle
Makefile: alle vs-Standard-Ziele
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Sprechen mit Bezug auf GNU make, was ist der Unterschied zwischen PHONY targets all: und default:. CC=g++ default: hello hello: hello.cpp $(CC) -o hello hello.cpp und CC=g++ all: hello hello: hello.cpp $(CC) -o hello hello.cpp Beide machen
clang: Warnung: -l*: 'linker' input unbenutzt
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Wenn ich kompilieren von code mit GNU Make bekomme ich mehrere Warnungen wie: clang: warning: -lGui: 'linker' input unused Dies ist wahrscheinlich, da habe ich etwas Durcheinander in meinem Makefile (siehe unten). Kann jemand Punkt mich gegen
sagen, 'machen' zu ignorieren, Abhängigkeiten, wenn das top-Ziel erstellt wurde
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Ich bin mit der folgenden Art pipeline: digestA: hugefileB hugefileC cat $^ > $@ rm $^ hugefileB: touch $@ hugefileC: touch $@ Ziele hugefileB und hugefileC sind sehr groß und nehmen eine lange Zeit zu berechnen (und
GNU make bedingte Funktion $(, wenn ...) innerhalb einer benutzerdefinierten Funktion immer true ergibt
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Ich versuche zu schreiben ein machen Funktion touch/eine leere Datei anlegen und/oder festlegen der Berechtigungen, Benutzer und Gruppen, wo möglich, oder warnen, wenn nicht. Aber jeder bedingte schauen Sie in meine Funktion scheint zu true ausgewertet werden.
Wie um zu überprüfen, ob eine variable gleich einer von zwei Werten mit der wenn/oder/und-Funktionen
3 Antworten
In ein GNU makefile, ich würde gerne eine Ausgabe-variable auf einen Wert (sagen wir "wahr"), wenn ein input-variable ist gleich eins, der zwei Werte auf einen anderen Wert ("falsch") wenn es nicht ist. Dank diese SO beantworten
makefile "no such file or directory"
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Ich versuche zu kompilieren eines C++ - Programm mit make. Nach der Lektüre durchaus ein paar tutorials, ich komme bei der folgenden Datei machen. Liest Quelldateien aus src-Verzeichnis, legt Objekte in das build-Verzeichnis und legt die exe-Datei
Was sind Doppel-Doppelpunkt-Regeln in einem Makefile für?
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Abschnitt 4.13 von GNU Make Handbuch beschreibt die so genannte Doppel-Doppelpunkt-Regeln: Doppel-Doppelpunkt-Regeln sind Regeln geschrieben mit":: "anstelle von": "nach der target-Namen. Sie werden anders behandelt, von den gewöhnlichen Regeln, wenn Sie das gleiche Ziel wird in mehr
Hersteller: LDLIBS, veraltet?
2 Antworten
In der Dokumentation zu GNU Make, Variablen LDLIBS und LOADLIBES sind nicht dokumentiert, in den jeweiligen Abschnitt. Ich habe Lesen, dass diese Variablen existiert nur aus Kompatibilitätsgründen, und Sie werden äquivalente (gleiche Bedeutung). Aber, LDLIBS noch verwendet
bei Fehler beenden, wenn sich das Ziel der makefile-Regel ist eine foreach-Funktion
3 Antworten
Habe ich ein makefile, die definiert verschiedene Regeln, bei denen das Ziel ist eine foreach-Funktion. $(foreach var,$(list), $($(var)_stuff) $($(var)_more_stuff)): @echo Building $@ from $^... $(CC) $(FLAGS) ... Gibt es eine Möglichkeit zu machen, zu beenden, wenn die
Wie die Geschwindigkeit der Kompilierung von meinen CMake-fähigen C++ - Projekt?
2 Antworten
Stieß ich auf mehrere Fragen in Bezug auf bestimmte Aspekte der Verbesserung der turn-around-Zeit von CMake-fähigen C++ - Projekte in letzter Zeit (wie "Auf welcher Ebene soll ich verteilen meinem build-Prozess?" oder "cmake rebuild_cache für nur -
Wie setzen GNUMAKE variable für ndk-build zu arbeiten
8 Antworten
Ich versuche zu machen ndk-build arbeiten innerhalb von Cygwin auf windows. Wie pro die NDK Dokumentation (speziell INSTALL.htm), "Die DDR benötigt GNU Make 3.81 oder höher zur Verfügung stehen, wird auf Ihre Entwicklung." Habe ich Gnu Make
Wie definiert man Regeln in der Datei Makefile zu kompilieren, nur, dass *.cpp-Dateien, das geändert wurde (und deren Abhängigkeiten), die nicht alle *.cpp Dateien
3 Antworten
Können sagen, ich habe Dateien: Libs: one.cpp man.h two.cpp, zwei.h three.cpp, drei.h Programm: program.cpp Ist es Weise, zu erstellen Makefile zum kompilieren nur, dass *.cpp, die modifiziert wurden und von der letzten Zusammenstellung? Derzeit habe ich sowas:
Wie erstellen Sie ein Verzeichnis in einem makefile bei der mkdir -p ist nicht verfügbar?
3 Antworten
Habe ich ein makefile, das nicht den üblichen Verzeichnis-Erstellung: $(Release_target_OBJDIR)/%.o: %.cpp mkdir -p $(dir $@) $(COMPILE.cpp) $< $(CFLAGS) $(INCLUDES) -o $@ Leider, wenn ich dieses unter scratchbox2 die mkdir -p Befehl schlägt immer fehl, schweigend. Versuchte ich
Wie, Um Dateien Aus Mehreren Verzeichnissen In C auf Linux?
1 Antworten
gcc main.c -o main -I include Erstelle ich eine kleine c-Anwendung, wo meine alle Quellcode-Dateien im src-Verzeichnis, während alle header Dateien im include-Verzeichnis, auch alle gemeinsamen Dateien im common-Verzeichnis. Alle diese drei Verzeichnisse unter einem Verzeichnis mit
GNU Make "Abort trap: 6" nach gcc-Aufruf jedoch gültig ist, wenn allein ausgeführt
2 Antworten
Ich bin mit GNU Make zum erstellen einer C/C++ - Projekt, das viele Menschen nutzen. Das makefile versucht zu allgemein, da gibt es viele optionale Dateien in diesem Projekt und jeden Benutzer wählt die Dateien über eine
*** No rule to make target 'class.cpp' erforderlichen `build/...x86/Klasse.o` Stoppen. Fehler in Ubuntu
1 Antworten
Ich habe diesen Fehler versuchen zu bauen und zu kompilieren meines Programms. Jetzt kann ich nicht mehr öffnen alle meine .cpp-Dateien in meinem Programm. make[2]: * Keine Regel machen Ziel Checker.cpp', needed by build/Debug/GNU-Linux-x86/Checker.o'. Stop. Jemand kann
Was macht @: (at-symbol Doppelpunkt) bedeutet, in ein Makefile?
2 Antworten
Was hat die folgenden tun, in ein Makefile? rule: $(deps) @: Ich kann nicht scheinen zu finden, diese in die manuelle. InformationsquelleAutor cdwilson | 2011-12-22
Gnu make unter Windows 7 64bit?
2 Antworten
Ich bin bei der Migration von Windows-XP 32 auf Windows 7 64bit und habe Probleme mit meinem Projekt zu bauen. Fehler erscheint auf den ersten step - on-Verzeichnis erstellen. Ich habe versucht, sowohl MinGW und MSYS macht,
GNU Außerkraftsetzung?
1 Antworten
Frage ich mich, ob es möglich ist, zu überschreiben, ein Ziel in einem makefile! Die Umgebung, die ich arbeiten bin in mir nicht erlauben, dies zu tun, wegen auto-generation! Ich Frage mich, ob ich codiert die gleiche
Überschreiben `CC` und `CXX` - Variablen in makefiles
2 Antworten
Ich habe einen master-makefile, enthält, die Allgemeinen Einstellungen, und ein Kind makefile project-spezifische Einstellungen. Meiner anderen Frage über überschreiben von Variablen in einem makefile, ich habe gelernt, dass ich kann verwenden Sie den folgenden code in meinem
Makefile: no rule to make target '*.o', needed by '*'. Stoppen
1 Antworten
Bekam ich die folgende Fehlermeldung make: *** No rule to make target `stretchy_buffer.o', needed by `tsh'. Stop Versuchen, diese makefile SRCS = stretchy_buffer.c def.c tsh_builtin_commands.c tsh_jobs.c tsh_main.c tsh_routines.c tsh_signals.c OBJS = $(SRCS:.c=.o) tsh: $(OBJS) gcc -Wall -g
Bekomme den Fehler "machen: Nichts zu tun für 'target'"
4 Antworten
Lassen Sie mich illustrieren mit einem Beispiel. mkdir test cd test touch target make target Dieser Folge: make: Nothing to be done for 'target'. So machen sagt mir, es gibt nichts zu tun. Dies ist, weil machen
Das setzen von environment-Variablen in einem makefile
1 Antworten
Habe ich ein makefile wie dieses: setup: setenv var1 "$(var1)"; \ setenv var2 "$(var2)"; task1: setup source task1.csh task2: setup source task2.csh Nenne ich das makefile mit folgendem Befehl aus: make var1=value1 var2=value2 task1 Ich möchte Umgebungsvariablen
patsubst und dir die Nutzung
1 Antworten
Ich versuche herauszufinden, was die folgenden zwei Zeilen in einer .mk-Datei bedeuten include $(ROOTDIRECT)/target/$(MYSUBDIR)/defs.mk include $(ROOTDIRECT)/target/$(dir $(patsubst %/,%,$(MYSUBDIR)))/defs.mk Für Klarheit lassen ROOTDIRECT "/home/me" und MYSUBDIR "Plattform" Die erste Zeile denke ich ist geradlinig und enthält "/home/me/target/Plattform/defs.mk" In
Ausführen von komplexen shell-Befehl aus dem makefile
1 Antworten
Habe ich die folgende Befehlszeile ein, dass Werke aus der Linux-Eingabeaufforderung ein: vi /tmp/test.txt -s <( echo ":1 s/^\/\/VERSION: .*$/\/\/VERSION: $(date)/g" ) Erstellt eine temporäre Datei (Process Substitution) enthält die folgenden vim Befehl: :1 s/^\/\/VERSION: .*$/\/\/VERSION: $(date)/g
sagen, wenn ausgeführt wird, auf windows oder linux
2 Antworten
Gibt es eine Möglichkeit zu wissen, in makefiles wenn GNU make ist, läuft auf einem linux-Betriebssystem oder ein windows OS? Habe ich gebaut, ein bash-Skript, das erzeugt ein makefile für den Aufbau meiner app und es funktioniert
Keine Regel um make target `/Makefile', `Makefile'
7 Antworten
Ich versuche zu 'machen' mit einem ziemlich einfachen makefile. Mein makefile mit dem Namen 'Makefile', also bin ich einfach mit dem Befehl 'make'. Bekomme ich diese seltsame Fehlermeldung: make: *** No rule to make target `/Makefile', needed
ifeq Thema: vergleichen von 2 strings mit einem Punkt enthalten
2 Antworten
Ich versuche zu implementieren ist ein einfacher string-Vergleich, um den Typ einer Datei (mit Ihrer Erweiterung) wie diese: extract_pkg: $(PKG) $(eval EXT := $(suffix $(PKG))) @echo $(EXT) ifeq ($(EXT), .zip) @echo "is zip file" else @echo "is
<Befehl Linie>:1:1: Fehler: Makronamen müssen Bezeichner sein
1 Antworten
Ich bin neu in Linux und makefiles. Ich habe ein makefile generiert .a-Dateien. Wenn ich das makefile, bekomme ich die folgende Fehlermeldung. Ich habe keine Ahnung, von welchem Teil des Codes der Fehler Auftritt. [oracle@dyl02703app004 erm]# make
For-Schleife in den GNU Makefile — Sammeln Sie alle Objekt-Dateien in eine Variable Über Mehrere Verzeichnisse
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Die Allgemeine Idee von, was ich versuche zu sein, erreicht hoffentlich können zusammengefasst werden, indem das mit einem kleinen Skript. DIRS = dir1 dir2 dir3 dir4 ... OBJS = all: GENERATE_OBJECT_FILES GENERATE_OBJECT_FILES: for curr_dir in $(DIRS); \
Hersteller: *** No rule to make target `main.c', needed by `main.o'. Stoppen
2 Antworten
Funktionen.h #include<stdio.h> void print_hello(void); int factorial(int n); main.c #include<stdio.h> #include<functions.h> int main() { print_hello(); printf("\nThe factorial is: %d \n",factorial(5)); return 0; } Hallo.c #include<stdio.h> #include<functions.h> void print_hello() { printf("\nHello World!\n"); } Fakultät.c #include<stdio.h> #include<functions.h> int factorial(int n)
Funktion "patsubst" im Makefile
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Aus der docs: $(patsubst PATTERN,REPLACEMENT,TEXT) Findet Leerzeichen getrennte Wörter im TEXT, die auf das MUSTER passen und ersetzt Sie mit ERSATZ. Hier MUSTER enthalten einen % das wirkt wie ein Platzhalter, passend für eine beliebige Anzahl von
die Datei wurde für die nicht unterstützte Datei-format, das ist nicht die Architektur verknüpft wird (x86_64)
3 Antworten
Ich habe eine build-Datei auf OSX Lion VPATH = src include CFLAGS ="-I include -std=gnu99" hello: hello.o gcc $^ -o $@ hello.o: hello.h hello.c gcc $(CFLAGS) -c $< -o $@ Aber wenn ich versuche und ausführen dieser