Tag: hdl

HDL Hardware Description Language, eine Programmiersprache verwendet, um design-chips. Die zwei wichtigsten sind Verilog und VHDL.

Verilog - erstellen Sie einen timer zum zählen einer zweiten

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Ich bin mit einem FPGA (BEMICROMAX10) erstellen Sie eine digitale Uhr, mit sieben-segment-displays auf einem Steckbrett, und habe ich Probleme, immer die Sekunden zu zählen genau 1 Sekunde. Der clock-Eingang der Anlage bin ich mit 50 MHz.

hdl verilog

Verilog-simulation: alle Ausgänge x

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Ich habe dieses problem für eine Klasse bin ich in eine Weile, aber ich kann einfach nicht scheinen, um es arbeiten. Ich bin Recht neu in verilog, also hoffentlich ist es nicht allzu offensichtlich ein problem. Im

hdl verilog

Verilog-linting-tools?

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Was sind einige gute linting-tools für verilog? Ich würde es vorziehen, eine, die konfiguriert werden können, um entweder behandeln oder zu ignorieren bestimmte Anbieter bestimmte Grundelemente, wie LUT ' s, PLL, etc. Ich habe vor kurzem versucht,

hdl lint typechecking verilog

Immer vs für immer in Verilog HDL

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Was sind die Unterschiede zwischen den always Schlagwort (nicht die always @ block) und forever Schlüsselwort in Verilog HDL? always #1 a=!a; forever #1 a=!a; Hier sind meine Ergebnisse, aber ich kann noch nicht ganz die Grenze

hdl icarus verilog

Parity-checker in verilog

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Bin ich zu schreiben versucht, einen code zu überprüfen, für gerade/ungerade Parität in Verilog. `timescale 1ns /1ps module ParityChecker( input [7:0] bitt, output reg ans ); integer count = 0; integer i = 0; initial begin count

hdl verilog

Was zu verwenden, zu kompilieren und zu simulieren, die Verilog-Programme auf Mac OS X 10.6.8?

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Ich bin ein undergrad tun, mein zweites Jahr. Bin ich verpflichtet zu simulieren Verilog-Programme als Teil meines Lehrplans. Aber leider ist meine Hochschule nutzt Xilinx ISE, und es ist nicht verfügbar für Mac. Also bitte helfen Sie

hdl macos verilog

Was ist der Unterschied zwischen reg und wire in einem verilog-Modul

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Was ist der Unterschied zwischen reg und wire? Wann sollen wir verwenden, reg und Wann sollen wir verwenden Draht in einer verilog-Modul. Ich habe auch bemerkt, dass manchmal ein Ausgang deklariert ist wieder als reg. E. g

hdl verilog

Wie verwenden von const in verilog

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Anstatt module ... ( .. ) ; #15 endmodule Möchte ich verwenden module ... ( ... ) ; //GateDelay is a const, like in c language const int GateDelay = 15 ; # GateDelay endmodule Oder gleiche

const hdl system-verilog verilog

Verilog Testbench Uhr

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Ich habe versucht diese mehrere Möglichkeiten, ich bin nun etwas verzweifelt. Ich habe versucht, machen diese Uhr in meiner testbench das problem ist in der simulation funktioniert es nicht oder meine simulation scheint zu frieren. Ich weiß,

hdl verilog

Inkrementieren Mehrere Genvars in Verilog-Anweisung Generieren

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Ich versuche zu schaffen, ein multi-Stufen-Komparator in verilog und ich kann nicht herausfinden, wie man increment-mehrere genvars in einer einzigen Schleife generieren. Ich versuche das folgende: genvar i,j; //Level 1 generate j=0; for (i=0;i<128;i=i+1) begin: level1Comp assign

hardware hdl syntax-error system-verilog verilog

Warten posedge clk, bevor Sie einen job? — Wie

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module DoorControl( clk, data, open,addressOftheMemory, outp ); localparam Size_ofTheWord = 32; input open; input [16:0] addressOftheMemory; input [Size_ofTheWord-1:0] data; input clk ; output reg outp; reg [WordSize-1: 0] Memory [65535: 0]; always @ ( open ) //open

hdl system-verilog verilog

First-In-First-Out (FIFO) mit verilog

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Hallo ich brauche wirklich Hilfe mit diesem cuz its driving me crazy im mit Spartan 3E und unten ist .v-Datei, die für FIFO und danach .ucf-Datei ... im gerade Fragen, warum ich kann nicht schreiben/Lesen auf den

cpu cpu-architecture hdl memory verilog

Verilog-Automaten FSM

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Ich versuche zu bauen, ein finite-state-Maschine in verilog für einen Automaten, der akzeptiert, 5,10, 25 Cent als Input und dann output a a soda oder Ernährung und auch die Ausgabe der entsprechenden ändern(wie die Anzahl der nickels).

fpga hdl verilog

Für die Logik ist die Umsetzung im System Verilog

1 Antworten

Ich bin nur zu lernen, HDL und ich bin daran interessiert, wie eine for-Schleife implementiert in System Verilog. Mit dem folgenden code... always_ff(posedge clk) begin for(int i = 0; i < 32; i++) s[i] = a[i] +

for-loop fpga hdl logic system-verilog

Verilog: wie nehmen Sie den absoluten Wert

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In verilog ich habe ein array von binären Werten. Wie kann ich den absoluten Wert der subtrahiert Werte ? Verilog-code: module aaa(clk); input clk; reg [7:0] a [1:9]; reg [7:0] s [1:9]; always@(posedge clk) begin s[1] =

hdl verilog vlsi

Konvertierung von numeric_std unsigned std_logic_vector zu in vhdl

2 Antworten

Ich habe eine Frage im Zusammenhang mit der Umrechnung von numeric_std auf std_logic_vector. Ich bin mit gleitender-Mittelwert-filter code, den ich online sah und Filterung meiner ADC-Werte auf stabile Werte. Dem filter-Paket, code: library ieee; use ieee.std_logic_1164.all; use

fpga hdl intel-fpga vhdl xilinx

Sieben-Segment-Multiplexing auf Basys2

3 Antworten

dies ist mein Erster Beitrag also ich hoffe ich mache das richtig. Ich versuche, die Ausgabe einer "4 3 2 1" auf eine vierstellige sieben-segment-Anzeige auf ein BASYS2 board. Ich habe überprüft, um sicherzustellen, dass die 0

fpga hdl multiplexing synthesis verilog

kein Gültiger l-Wert - verilog-compiler-Fehler

2 Antworten

module fronter ( arc, length, clinic ) ; input [7:0] arc; output reg [7:0] length ; input [1:0] clinic; input en0, en1, en2, en3; //11 //clock generator is here g_cal A( en0) ; g_cal B( en1) ;

digital-logic hdl verilog

Die Nutzung der case-Anweisung und if-else in der gleichen Zeit?

2 Antworten

Ich bin ein Anfänger in hardware. Während des Studiums Verilog HDL, wegen des Mangels an systematischen lernen, die ich leicht verloren gehen können, während ich studiere. Ich bin versucht, zu schreiben Verilog-HDL-Beschreibung des Verhaltens der Maschine angegeben

hdl verilog

Parameter-array in Verilog

2 Antworten

Ist es möglich, parameter-array in verilog? Zum Beispiel so etwas wie die folgenden: parameter[TOTAL-1 : 0] PARAM_ARRAY = {1, 0, 0, 2} Wenn es nicht möglich ist, was könnte die alternative Lösung? Vielen Dank im Voraus InformationsquelleAutor

hdl verilog

If-Anweisung und assiging Drähte in Verilog

3 Antworten

Neu Verilog und versuchen, herauszufinden, die Grundlagen der assiging Drähte basiert auf der Kombination logic. Habe ich: wire val; wire x; wire a; wire b; always @* begin if(val == 00) I want to assign x =

hardware hdl logic verilog

Auf die Implementierung einer (pseudo -) hardware random number generator

3 Antworten

Wie setzen Sie einen hardware random number generator in einer HDL (verilog)? Welche Optionen, die berücksichtigt werden müssen? Diese Frage ist nach der selbst-Antwort - format. Neben Antworten und updates gefördert werden. InformationsquelleAutor Morgan | 2013-01-24

hdl random verilog

Verilog-signed vs. unsigned Proben und ersten

1 Antworten

Vorausgesetzt, ich habe ein register reg [15:0] my_reg, enthält einen 16-bit - unterzeichnet Beispiel: Wie wandle ich das Beispiel von signed zu unsigned? Ich habe gelesen,dieser Wikipedia-Artikel, und mir bewusst bin das 2-bit-Ergänzung für vorzeichenbehaftete zahlen, aber

bit-manipulation hdl verilog

Wie konvertiere ich eine Zahl auf zwei-Komplement in verilog?

3 Antworten

Ich versuche, Entwurf einer 4-bit-Addierer subtracter in verilog. Dies ist nur die zweite Sache, die ich je geschrieben habe in verilog, und ich weiß nicht, alle die richtige syntax noch nicht. Dies ist das Modul habe ich

circuit hdl verilog

So brechen immer block in Verilog?

2 Antworten

Ich versuche zu simulieren, eine einfache MIPS-Prozessor mit Verhaltens-code in Verilog. Ich habe fertig, die den code schreiben, aber ich habe bis zum letzten Schritt wo ich will, zu brechen, die immer einen block nach getan mit

hardware hdl loops mips verilog

Schreiben Sie einen Register-Datei in VHDL

2 Antworten

Bin ich zu schreiben versucht, ein register-Datei in VHDL. Die Datei enthält 16 64-bit Register. Jeder Zyklus, zwei Register, die gelesen werden, und ein register geschrieben wird (gegeben, dass das schreiben aktiviert ist). Es sollte eine Daten-bypass

computer-architecture cpu-registers hdl vhdl

Deklarieren Sie ein array innerhalb einer entity in VHDL

3 Antworten

Ich bin versucht, einen Puffer zu halten, - 16, 16-bit breiten Anweisungen für eine kleine CPU-design. Ich brauche einen Weg, um load-Anweisungen in den Puffer, aus meiner testbench. So wollte ich mit einem array von std_logic_vectors um

hdl syntax-error vhdl

BCD-Addierer in Verilog

2 Antworten

Ich versuche zu schreiben, ein BCD-Addierer in Verilog, aber ich habe ein Problem mit einem der Module. Insbesondere ist der adder, der zwei BCD-Ziffern und fügt Sie hinzu. Also, die Idee ist, wenn die Summe der beiden

bcd hdl sum verilog

Bedingte Instanziierung von verilog-Modul

3 Antworten

Ist es möglich, die Instanzierung eines Moduls bedingt in verliog ? Beispiel : if (en==1) then module1 instantiation else module2 instantiation Wenn Sie gefunden haben, eine Antwort auf Ihre Frage, Sie kann Sie akzeptieren. Das gibt den

conditional hdl instantiation verilog

Was ist der Unterschied zwischen == und === in Verilog?

3 Antworten

Was ist der Unterschied zwischen: if (dataoutput[7:0] == 8'bx) begin und if (dataoutput[7:0] === 8'bx) begin Nach Ausführung dataoutput = 52'bxdie zweite gibt 1, aber die erste gibt 0. Warum? (0 oder 1 wird das Ergebnis des

hdl verilog

Was sind die besten Praktiken für Hardwarebeschreibungssprachen (Verilog, VHDL usw.)?

6 Antworten

Welche best practices sollten beobachtet werden, wenn die Umsetzung des HDL-code? Was sind die Gemeinsamkeiten und Unterschiede im Vergleich zu den häufiger software-Entwicklung-Felder? InformationsquelleAutor der Frage JeffV | 2008-11-28

hdl verilog vhdl