Tag: system-verilog-assertions
Eine Behauptung sub-Sprache in SystemVerilog. Diese Behauptung kann sein Einsatz in der simulation und formale Analyse. Die syntax und die Verwendung ist beschrieben in IEEE Std 1800-2012 § 16
Eine Behauptung sub-Sprache in SystemVerilog. Diese Behauptung kann sein Einsatz in der simulation und formale Analyse. Die syntax und die Verwendung ist beschrieben in IEEE Std 1800-2012 § 16