Tag: verilog

Verilog ist eine Hardwarebeschreibungssprache (HDL) für die Modellierung von elektronischen Systemen. Es wird am häufigsten in der Gestaltung, überprüfung und Umsetzung der digital-Logik-chips.

Wie funktioniert eine einfache state machine, Blick in Verilog?

3 Antworten

Ich versuche zu konvertieren ein Flussdiagramm einfache state machine in Verilog code. Aber ich bin irgendwie fest mit dem folgenden, und so habe ich kaum Kenntnisse in Verilog ich bin wahrscheinlich etwas fehlt. Statemachine erkennt für einen

verilog

Bitte erläutern Sie diese SystemVerilog syntax {>>byte{...}}

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Die Antwort für das folgende Programm ist {6,7,8} aber ich verstehe nicht, warum, erläutern Sie bitte ein bit: module q (); typedef byte byteq[$]; initial begin byte ans[$]; ans = byteq'({>>byte{24'h060708}}); $display("A:expect '{6,7,8} get %p", ans); end

Was bedeutet es, VCS festgestellt hat unamed generieren Blöcke?

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Mein Code: generate if(some_condition) begin assign A=~AB; end else begin assign A=AB; end endgenerate Bekomme ich eine Fehlermeldung besagt, dass der VCS hat festgestellt Unbenannte Blöcke generieren. Und es verweist auf die Zeilen, wo habe ich die

verilog

Verilog binären neben

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Binäre zusätzlich auf A und B - und-Ausgänge zusammen mit der richtigen carry-bit. Ich bin mir nicht sicher, wie Sie Sie implementieren das carry-bit A und B sind 4 bit Eingänge C 1-bit-Ausgabe, die verwendet wird für

system-verilog verilog

Sie erwartet eine linke Klammer ('(') [12.1.3.3(IEEE 2001)]

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Ich bekomme immer folgenden log: file: lab1.v if (in1 == 1) | ncvlog: *E,EXPLPA (lab1.v,25|1): expecting a left parenthesis ('(') [12.1.3.3(IEEE 2001)]. (#1 y = 1'b1; | ncvlog: *E,EXPENM (lab1.v,26|1): expecting the keyword 'endmodule' [12.1(IEEE)]. module worklib.ex1:v

if-statement verilog

Verilog - erstellen Sie einen timer zum zählen einer zweiten

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Ich bin mit einem FPGA (BEMICROMAX10) erstellen Sie eine digitale Uhr, mit sieben-segment-displays auf einem Steckbrett, und habe ich Probleme, immer die Sekunden zu zählen genau 1 Sekunde. Der clock-Eingang der Anlage bin ich mit 50 MHz.

hdl verilog

Inertial delay in Verilog HDL

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Fand ich zwei verschiedene Quellen, die erklären, inertial delay in Verilog HDL auf zwei verschiedene Arten. 1) Der erste sagt, dass jedes input-signal kürzer als die angegebene Verzögerung wird ignoriert. 2) Die zweite sagt, dass, wenn eine

verilog

Beste Weg, um Zugriff auf die uvm_config_db aus der testbench?

2 Antworten

Ich möchte eine Uhr in meiner top-level-testbench, deren Periode gesteuert werden können, von der Prüfung aus. Was ich Tat, war, den Zeitraum festlegen, in dem uvm_config_db und bekommen es zurück in die testbench. Ich musste in einem

system-verilog uvm verilog

Wie erklären wir den multi-bit-Register in verilog?

3 Antworten

In der Erklärung der register, der Beispiel-code zeigt dies: reg[15:0] regfile[0:15]; Ich verstehe nicht, warum die [0:15] wird Umgekehrt nach den Namen der variable. reg[15:0], erklärt eine 16-bit-register, aber warum ist es dann anders herum mit den

16-bit cpu-registers declaration verilog

Verilog-simulation: alle Ausgänge x

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Ich habe dieses problem für eine Klasse bin ich in eine Weile, aber ich kann einfach nicht scheinen, um es arbeiten. Ich bin Recht neu in verilog, also hoffentlich ist es nicht allzu offensichtlich ein problem. Im

hdl verilog

Die Berechnung der Quadratwurzel

2 Antworten

Ich den code schreiben, berechnen perfektes Quadrat der Zahl, aber ich bin nicht immer die korrekte Ausgabe. Ich nehme input b - und regs a, d. Erstens, lege ich 1 im d, dann Platz es aus und

computer-architecture system-verilog verilog

Verilog-linting-tools?

4 Antworten

Was sind einige gute linting-tools für verilog? Ich würde es vorziehen, eine, die konfiguriert werden können, um entweder behandeln oder zu ignorieren bestimmte Anbieter bestimmte Grundelemente, wie LUT ' s, PLL, etc. Ich habe vor kurzem versucht,

hdl lint typechecking verilog

Aufruf $dumpvars() aus Aufgabe

2 Antworten

Gibt es eine Möglichkeit zu nennen $dumpvars, $dumpon $dumpoff aus dem Körper() für eine Sequenz ? Es ist möglich, von einer Modul-task. Muss ich Steuern $dumpon $dumpoff, so dass der dump nicht zu groß Eine alternative Möglichkeit

system-verilog uvm verilog

Was ist der list-Datei (*.f) für verilog?

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Fand ich beide ncvlog und Verdi Lesen kann das design durch *.f welche enthält *.v-Dateien und +incdir Befehle. Es ist leicht, sich ein Beispiel und ändern Sie es an das neue Projekt. Allerdings gibt es keine speziellen

verilog

Wie zu initialisieren parameter-array in verilog?

1 Antworten

Wie kann man das initialisieren der parameter Typ array ist in verilog, wo die einzelnen Mitglieder sind 32-bit-hexadezimal-zahlen? Ich habe Folgendes versucht, aber es gibt mir syntax-Fehler. parameter [31:0] k[0:63] = {32'habc132, 32'hba324f, ...}; Ich bin mit

hex parameters verilog

Variable Zuordnung in SystemVerilog-Anweisung generieren

2 Antworten

Erstellt habe ich ein einfaches Modul, dass ich replizieren mehrere Male mit der Verilog-Anweisung generieren. Es scheint jedoch, dass die generate-Anweisung irgendwie Effekte variable Zuordnung in das Modul. Hier ist der code: module test(); timeunit 10ns; timeprecision

hardware system-verilog verilog

Immer vs für immer in Verilog HDL

1 Antworten

Was sind die Unterschiede zwischen den always Schlagwort (nicht die always @ block) und forever Schlüsselwort in Verilog HDL? always #1 a=!a; forever #1 a=!a; Hier sind meine Ergebnisse, aber ich kann noch nicht ganz die Grenze

hdl icarus verilog

Parity-checker in verilog

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Bin ich zu schreiben versucht, einen code zu überprüfen, für gerade/ungerade Parität in Verilog. `timescale 1ns /1ps module ParityChecker( input [7:0] bitt, output reg ans ); integer count = 0; integer i = 0; initial begin count

hdl verilog

Klasse-Objekt drucken im system verilog

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In SystemVerilog, ist es möglich zu drucken, die das ganze Objekt mit Eigenschaften? (Hier weiß ich nicht, wie viele Variablen deklariert, die in meinem übergeordneten Klasse.) Narasimha wenn Ihr Fragen wurden beantwortet, es wäre wirklich gut zu

system-verilog verilog

16-bit fixed-point Arithmetik Multiplikation

3 Antworten

Habe ich 2 Daten-Werte (A = 0.00537667139546100 und B = -0.0182905843325460) und ich möchten, multiplizieren Sie Sie mit 16-bit-fixed-point Arithmetik mithilfe von round-off-Methode. Wie soll ich das machen? Wie soll ich das definieren, das sowohl Daten? Ist

16-bit fixed-point multiplication verilog

Ausführung in verilog-nacheinander oder gleichzeitig

2 Antworten

Ich bin neu in verilog und finde die Ausführung von verilog schwierig. Wie funktioniert die Ausführung erfolgt in einem verilog-Programm. Sagen, ich habe 2 Module und ein testbench- module module1(clock,A,B,C); input A,B,clock; output C; assign c=A+B; endmodule

verilog

Wie erklären input-und output-Datentypen in verilog

3 Antworten

Ich habe dieses top-Modul instanziieren zwei Module: fillRam fillRam1( .clk(mclk), .ramaddrb(ramaddrb), .romaddrb(romaddrb), .romoutb(romoutbwire), .raminb(raminb)); vga vgainst( .ck(mclk), .HS(HS), .VS(VS), .outRed(OutRed), .outGreen(OutGreen), .outBlue(OutBlue), .sw(sw), .romouta(romoutawire), .ramouta(ramoutawire), .romaddra(romaddra), .ramaddra(ramaddra)); In diesem top-Modul, ich habe auch zwei-Modul, macht die Anschlüsse

input output verilog

Zugriff auf Instanz von einem Modul aus dem inneren von mehreren anderen Modulen? (verilog)

3 Antworten

Schreibe ich ein einfaches system, in dem es ein memory-Modul (einfache reg mit einem read-und write-Signale). Nun dieser Speicher ist für den Zugriff von mehreren anderen Modulen (nicht gleichzeitig). So erstelle ich eine Instanz dieser Speicher-und feed-Daten

verilog

Was SystemVerilog-Eigenschaften, sollte vermieden werden, die in der Synthese?

2 Antworten

SystemVerilog eingeführt, einige sehr nützliche Konstrukte zur Verbesserung der coding style. Aber, wie einer meiner Kollegen sagt immer, "Sie sind nicht das schreiben von software, das Sie beschreiben die hardware." Mit dem im Verstand, welche Funktionen die

system-verilog verilog

Zuweisen von Werten in Verilog: Unterschied zwischen zuweisen, <= und =

1 Antworten

Ich habe gerade angefangen zu lernen, Verilog und ich habe gesehen, diese drei Zeilen aus verschiedenen Quellen. Ich bin verwirrt über den Unterschied zwischen den drei: c <= a&b; zuweisen c = ~a; c = 1'b0; Diese

assign verilog

Asynchrone FIFO-Design

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Fand ich das folgende Stück code im internet , bei der Suche für guten FIFO-design. Aus dem linkSVN-Code-FIFO -Autor Clifford E. Cummings . Ich habe einige der Forschung , ich war nicht in der Lage, herauszufinden, warum

fifo verilog

Die Multiplikation von 2D-arrays in Verilog

2 Antworten

Ich versuche, mein port k-nearest-neighbor-code (in MATLAB) zu Verilog, so dass ich Sie in meinem design und am Ende auf einem FPGA-board. Jetzt ist der code und die zugehörigen Operationen sind relativ einfach in MATLAB weil Dinge

arrays verilog

Block erzeugen im inneren case-Anweisung in verilog oder system verilog

1 Antworten

Gibt es eine Möglichkeit, die in Verilog oder SystemVerilog einfügen generieren-Anweisung im case-Anweisung zu generieren, die alle möglichen input-Kombinationen. Zum Beispiel ein typischer Anwendungsfall wäre für eine N:1-mux. case(sel) generate for(i = 0; i < N; i

system-verilog verilog

Wie starten Sie ein Verilog-simulation in Modelsim

3 Antworten

Ich versuche zu Debuggen, ein Verilog-Modul. Ich finde es mühsam, Sie zu haben, um halt eine simulation, code ändern, und dann gehen Sie durch die Schritte zum starten Sie die simulation erneut. Gibt es einen einfacheren Weg?

debugging modelsim module verilog

Wenn `include-Direktiven nicht notwendig ist, Verilog und SystemVerilog?

5 Antworten

Angenommen ich habe eine top-level Datei, die ich übergebe mein compiler hat: `include "my_defines.sv" `include "my_component.sv" Innen "my_component.sv" Datei, ich bin mit einigen bestimmt aus "my_defines.sv", so wie hier: my_variable = `CONSTANT_FROM_MY_DEFINES; Die Frage ist folgende: muss

system-verilog verilog

Befestigung bit Breite mismatch

4 Antworten

Habe ich diesen code ausführen, um die lint-checker (spyglass): 1 module test( 2 output [7:0] O_O, 3 input [7:0] I_1, 4 input [7:0] I_2 5 ); 6 7 wire [14:0] result; 8 9 assign result = (I_1

lint verilog

Wie dynamisch umgekehrte der bit-position in verilog?

4 Antworten

wire [9:0] data_reg; reg [3:0] Reverse_Count = 8; //This register is derived in logic and I need to use it in following logic in order to reverse the bit position. assign data_reg[9:0] = 10'h88; //Data Register genvar

verilog

SystemVerilog-Programm-block vs. traditionelle testbench

2 Antworten

Gibt es irgendwelche features, die der SV, dass ein Programm sperren Angebote, die nicht dupliziert werden, die mit anderen Methoden? Weniger konkrete version dieser Frage ist: sollte ich mir die Mühe mit dem Programm-Bausteine für die Verifizierung?

system-verilog testing unit-testing verilog

Verilog mehrere Treiber

2 Antworten

Ich versuche zu machen BCD-Zähler mit Verilog, die in Verbindung mit 7-segment-decoder.Nachdem ich synthetisieren es, der der Fehler aufgetreten ist wie diese: Multi-source in Unit <BCDcountmod> on signal <BCD0<3>>; this signal is connected to multiple drivers.>**Und mehr.....

bcd system-verilog verilog xilinx

Zero-delay-Schleife

1 Antworten

Wenn wir das design, bekommen wir die "Zero-Delay-loop" - Problem. Was ist die Bedeutung von "Zero-Delay-Schleife" und Warum dieses Problem präsentieren. Was sind die Ursachen für zero-delay-Schleife. Den simulator ständig läuft, und es ist nicht fertig. InformationsquelleAutor

simulation verilog

Größe der arithmetischen operation resultiert in Verilog

1 Antworten

Mache ich eine signierte Komparator in Verilog. Hier ist der code: module signedComparator(a0, a1, a2, b0, b1, b2, G, E, L); input a0, a1, a2, b0, b1, b2; output reg G, E, L; always@(a0 or a1 or

verilog

Eingänge ohne type-in-system verilog

2 Antworten

Den ich gestoßen bin in ein Beispiel für ein system verilog-code Unabhängigkeitserklärung der ein-und Ausgänge für eine module ohne Angabe Ihrer Art, e.g logic, wire... module mat_to_stream ( input [2:0] [2:0] [2:0] a,b, input newdata, input rst,

system-verilog verilog

Frequency divisor in verilog

1 Antworten

ich brauche einen Frequenzteiler in verilog, und ich aus dem code unten. Es funktioniert, aber ich möchte wissen, ob die beste Lösung, danke! module frquency_divider_by2 ( clk ,clk3 ); output clk3 ; reg clk2, clk3 ; input

circuit clock digital-logic frequency verilog

Verilog-I/O-Lesen eines Zeichens

1 Antworten

Habe ich anscheinend einige Probleme, immer wenn ich versuche etwas mit I/O für verilog. Modelsim entweder wirft-Funktion nicht unterstützt, die für bestimmte Funktionen oder überhaupt nichts macht. Ich brauche einfach zum Lesen einer Datei Zeichen für Zeichen

file-io io modelsim verilog

Der Suche nach dem nächsten im round-robin-scheduling von bit twiddling

9 Antworten

Betrachten Sie das folgende problem. Haben Sie ein bit-string für den aktuellen geplanten slave in-one-hot-Codierung. Zum Beispiel, "00000100" (mit die am weitesten Links stehende bit #7 und am weitesten rechts liegenden #0) bedeutet, dass der slave #2

algorithm bit-manipulation verilog vhdl

Verilog-Fehler: Muss angeschlossen werden, um eine strukturelle Ausdruck net

1 Antworten

Ich bin immer der Fehler: output or inout port "Qout" must be connected to a structural net expression. Ich kommentierte die Zeile der Fehler aufgetreten ist in dem folgenden code (der Quelltext ist gekürzt/verdichtet). Ich suchte nach

module verilog

Splitting ein bit-array in Verilog

2 Antworten

Entwerfe ich ein basic-AES-Algorithmus in verilog, und ich brauche, um split einen 128-bit-array in 16 Teile jeweils von 8 bits. Beispielsweise (basic 8 bit-Beispiel), wenn ich erhalten 10111011 ich brauche generieren 4 Ausgänge 10 11 10 11

algorithm verilog

Kann Verilog-Variablen gegeben werden lokalen Bereich zu einem immer blockieren?

3 Antworten

Ich manchmal es nützlich finden, verwenden Sie blockierende Zuweisungen für "lokale Variablen" innerhalb getaktet blockiert immer. Dies kann helfen, reduzieren auf wiederholte-code. Nicht versehentlich in die gleiche variable in einem anderen immer blockieren (die kann nicht deterministisch

blocking nonblocking scope verilog

Was zu verwenden, zu kompilieren und zu simulieren, die Verilog-Programme auf Mac OS X 10.6.8?

1 Antworten

Ich bin ein undergrad tun, mein zweites Jahr. Bin ich verpflichtet zu simulieren Verilog-Programme als Teil meines Lehrplans. Aber leider ist meine Hochschule nutzt Xilinx ISE, und es ist nicht verfügbar für Mac. Also bitte helfen Sie

hdl macos verilog

Einfache Möglichkeit zum zuweisen von Werten an ein array in Verilog?

1 Antworten

So, ich bin die Schaffung eines großen FIR filter in Verilog, es hat 256 taps. So brauche ich 256 Koeffizienten. Ich möchte versuchen, dass mein code so modular wie möglich, so Frage ich mich, ob es gibt

arrays verilog

Verilog-Fehler: Registrieren Sie sich illegal in der linken Seite der kontinuierlichen Belegung

1 Antworten

Ich bin ein verilog-noob und ich habe dazu ALU für einen Prozessor, aber ich bekomme diese Fehlermeldung für diese Zeile: zuweisen SP_out = SP; "Registrieren Sie sich illegal in der linken Seite von continuous assignment" Bin ich

verilog

Instanziierung name änderung in verilog unter block erzeugen

1 Antworten

Einige Körper mir empfehlen, wie man die Instanziierung Namen ohne "." wie "genblk1.name" wenn ich generate for-Schleife für die Schaffung von mehr-Modul-Instanziierungen. Möchte ich Instanziierung Namen wie addr_1,addr_2 (addr mein Modul name) Sie sind gedacht, um zu

system-verilog verilog

Mit Parametern zu erstellen, die Konstante in verilog

2 Antworten

Möchte ich in einem parameter, und weisen eine Anzahl von Nullen gleich die Parameter, um eine Konstante und diese Konstante als Wert für den Vergleich. wie mache ich es ? Sagen wir zum Beispiel, parameter 3, ich

verilog

Die Umsetzung JK-Flipflop in Verilog

1 Antworten

Ich versuche es zu implementieren, einfach JK Flipflop in Verilog (Modelsim). Aber ich bin immer der folgende Fehler Generieren, wenn die Bedingung muss ein konstanter Ausdruck sein. Hier ist der code, ich bin mit module jkfflop(J,K,clk,Q); input

verilog

verilog unterzeichnet addition und Subtraktion

1 Antworten

Ich habe Schwierigkeiten zu verstehen, wie zu handle-overflow bei addition oder Subtraktion negativer zahlen in verilog. Wenn ich Tat dies mit zahlen ohne Vorzeichen, war es sehr einfach: input [15:0] A; input [15:0] B; input [3:0] S;

addition overflow signed subtraction verilog