Verilog-Komparator

Ich bin Neuling auf eine verilog.

Ich habe viel recherchiert, geschrieben und schließlich diesen code, aber es scheint nicht zu funktionieren.

Kann mir jemand fix it for me?

module comparator();
    reg[3:0] a, b;
    wire[1:0] equal, lower, greater;    

    if (a<b) begin

        equal = 0;
        lower = 1;
        greater = 0;
    end

    else if (a==b) begin
        equal = 1;
        lower = 0;
        greater = 0;
    end

    else begin
        equal = 0;
        lower = 0;
        greater = 1;
    end;

    initial begin
                $monitor($time, 
                         "a=%b, b=%b, greater=%b, equals=%b, lower=%b",
                          a, b, greater, equal, lower);

                a=9; b=10;
                #100 $display ("\n", $time, "\n");
        end
endmodule

Ich bin nicht vertraut mit Ihrer Technologie, aber im Allgemeinen sind gute Fragen, auf die SE hätte folgende info: What specifically is not working? What have you tried?

InformationsquelleAutor Lebanner | 2015-04-11

comparator verilog

Verhaltens Verfahren werden muss, eingeschlossen innerhalb eines always block, wie diese:
Auch deine Modul-Eingänge und-Ausgänge. Eine korrekte version würde so Aussehen:

module comparator (
    input wire [3:0] a,
    input wire [3:0] b,
    output reg equal,
    output reg lower,
    output reg greater
    );

    always @* begin
      if (a<b) begin
        equal = 0;
        lower = 1;
        greater = 0;
      end
      else if (a==b) begin
        equal = 1;
        lower = 0;
        greater = 0;
      end
      else begin
        equal = 0;
        lower = 0;
        greater = 1;
      end
    end
endmodule

Schlage ich die Lektüre einige Tutorials über die Verhaltens-Modellierung mit Verilog, denn Sie verpassten eine Menge Punkte:

Wie richtig definieren, ein-und Ausgänge in einem Modul
Was kann man Drähte und was sollte regs
Die Verwendung von always @* model kombinatorische Logik

Und am wichtigsten: wie schreibt man einen Prüfstand. Die Prüfstände sind so geschrieben, als Modul ohne Eingänge und Ausgänge), instanziiert Ihre UUT (unit under test), bietet Eingänge Lesen Ausgänge und prüfen, ob Sie gültig sind.

module testcomp;
    reg [3:0] a, b;
    wire eq, lw, gr;

    comparator uut (
       .a(a),
       .b(b),
       .equal(eq),
       .lower(lw),
       .greater(gr)
    );

    initial begin
      a = 0;
      repeat (16) begin
        b = 0;
        repeat (16) begin
          #10;
          $display ("TESTING %d and %d yields eq=%d lw=%d gr=%d", a, b, eq, lw, gr);
          if (a==b && eq!=1'b1 && gr!=1'b0 && lw!=1'b0) begin
            $display ("ERROR!");
            $finish;
          end
          if (a>b && eq!=1'b0 && gr!=1'b1 && lw!=1'b0) begin
            $display ("ERROR!");
            $finish;
          end
          if (a<b && eq!=1'b1 && gr!=1'b0 && lw!=1'b1) begin
            $display ("ERROR!");
            $finish;
          end
          b = b + 1;
        end
        a = a + 1;
      end
      $display ("PASSED!");
      $finish;
    end
endmodule

Spielen kann man mit diesem Beispiel an EDAPlayGround über diesen link:
http://www.edaplayground.com/x/CPq

Können Sie mir den Weg zeigen, um zu vergleichen, 9 und 10 mit diesem code?
Iwant, um zu erfahren, wie diese Funktion zu nutzen
Im ersten block des Prüfstandes, entfernen Sie den code zwischen begin und end, und fügen Sie diese: initialisieren Sie a und b auf 9 und 10, wait #10 Einheit mal, und die Anzeige der Werte von eq, lw und gr
Oh!!! Ich habe es!!!!!!!!!! Danke!!!!!!!
Wenn meine Antwort hilfreich war für Sie, können Sie markieren Sie ihn bitte als "akzeptiert"? Danke! 🙂

InformationsquelleAutor mcleod_ideafix

Ohne immer blockieren:

module comparator (
  input wire [3:0] a,
  input wire [3:0] b,
  output reg equal,
  output reg lower,
  output reg greater
);
assign equal = (a===b);
assign lower = (a<b)?1'b1:1'b0;
assign greater = (a>b)1'b1:1'b0;
end

Vorsichtig sein, müssen Sie überlegen, 'X' und 'Z', verwenden Sie "===" statt "=="

InformationsquelleAutor KK Guo

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