VHDL direkt vergleichen Vektoren

Ich Frage mich, ob es möglich, direkte Vergleiche zwischen 2 Vektoren mit einander, anstatt nur auf Sie zu schauen, bit by bit.

Beispiel:

entity Comparator is
port(a,b in: std_logic_vector (2 downto 0);
     out1, out2 out: std_logic);
end Comparator;

architecture behavioural of Comparator1 is
begin
    if a = b then
        out1 <= '1'
    else if /= then
        out2 <= '1'
    end if;
end behaviour;

Ist das möglich?

InformationsquelleAutor TheAlPaca02 | 2014-05-26

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