VHDL: Umwandeln von String zu Std_Logic_Vector
Ich Schreibe ein sha-256 hash-Funktion in VHDL
und es dauert eine String
. Ich brauche zum konvertieren dieser string zu einem std_logic_vector
von bits. Also, ich muss irgendwie extrahieren Sie die bits aus der Zeichen der String
, aber ich bin mir nicht sicher der beste Weg. Soweit ich sagen kann, es existiert nicht eine eingebaute Funktion, um dies zu tun, in irgendeiner der Bibliotheken.
Ist meine einzige option, um eine Schleife durch jeden index, der auf den string und verwenden Sie eine case
- block zum anzeigen der Zeichen an Ihren jeweiligen 8-bit-ASCII-Pendants? Oder gibt es eine Möglichkeit, zu konvertieren, ein Charakter zu bits?
- Was genau ist die Codierung/radix: bin, hex, ...?
- Ich würde gerne die Umwandlung in entweder bin oder hex...ist es das was du meinst?
- ...Wieso der downvote? Dies ist eine ganz berechtigte Frage und wurde noch nicht gefragt/beantwortet, sonst nirgends.
- Duplikat von VHDL: gibt es eine bequeme Möglichkeit zum zuweisen von ascii-Werte in std_logic_vector?. Die akzeptierten Antworten entspricht Jonathan wenn auch nicht so prägnant, und wurde statt dem Punkt, den Sie finden konnten, eine Antwort eigentlich auf der Suche, im Widerspruch zu Ihrer eigenen Behauptung). Ihre Frage zeigt einen Mangel an Forschung.
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Können Sie konvertieren eine Zeichenfolge, die den bits mit einer Funktion wie folgt (ungetestet):
Ich glaube nicht, dass der Typ
string
ist synthetisierbaren, also diese Funktion ist nur nützlich für die simulation oder der statischen Initialisierung.String
ist nicht synthetisierbaren, aberArray (1 to Packet_Size) of Char;
ist!