Was VHDL-Bibliotheken zu verwenden, für decimal-Modul

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
--use IEEE.STD_LOGIC_ARITH.ALL;
--use IEEE.STD_LOGIC_UNSIGNED.ALL;
use IEEE.NUMERIC_STD.ALL;

entity two_number_split is
    Port ( number  : in  integer range 0 to 99;
           position0 : out  STD_LOGIC_VECTOR (3 downto 0);
           position1 : out  STD_LOGIC_VECTOR (3 downto 0));
end two_number_split;

architecture Behavioral of two_number_split is
    signal pos0, pos1 : STD_LOGIC_VECTOR(3 downto 0);
begin
    convert: process(number, pos0, pos1)
    begin
            pos1 <= number/10;
            pos0 <= number mod 10;
            position0 <= std_logic_vector(pos0);
            position1 <= std_logic_vector(pos1);
    end process convert;

end Behavioral;

Fehler:

ERROR:HDLCompiler:1638 - "C:\Users\XXX\Documents\SS\ISE_Ex\seven_segment\two_numbers.vhd" Line 19: found '0' definitions of operator "/", cannot determine exact overloaded matching definition for "/"
ERROR:HDLCompiler:1638 - "C:\Users\XXX\Documents\SS\ISE_Ex\seven_segment\two_numbers.vhd" Line 20: found '0' definitions of operator "mod", cannot determine exact overloaded matching definition for "mod"

Ich glaube, ich bin einfach mit den falschen Bibliotheken. Irgendwelche Vorschläge?Ich habe versucht, alle Kombinationen von den Bibliotheken, die oben aufgeführt sind und nicht wissen, was Los ist.

InformationsquelleAutor marshmallow | 2014-09-10

3

Können Sie ändern Sie die Erklärungen des pos0 und pos1 ein integer-Typ, zu berechnen und dann konvertieren Sie Sie in eine BCD-Darstellung.
```
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity two_number_split is
    port ( 
        number:     in   integer range 0 to 99;
        position0:  out  std_logic_vector (3 downto 0);
        position1:  out  std_logic_vector (3 downto 0)
    );
end two_number_split;

architecture Behavioral of two_number_split is
    signal pos0, pos1 : natural range 0 to 9; -- std_logic_vector(3 downto 0);
begin
    convert: process(number, pos0, pos1)
    begin
            pos1 <= number/10;
            pos0 <= number mod 10;
            position0 <= std_logic_vector(to_unsigned(pos0,position0'LENGTH)); 
            -- was <= std_logic_vector(pos0);
            position1 <= std_logic_vector(to_unsigned(pos1,position1'LENGTH));
            -- was <= std_logic_vector(pos1);
    end process convert;

end Behavioral;
```
Es nutzt to_unsigned konvertieren Sie die dezimale Werte pos1 und pos0 zu unsignedarray-Typen. Die zurückgegebenen unsigned array-Länge wird angegeben, indem das zweite argument, das könnte einfach ein literal.

Könnten Sie unsigned als Typ für position0 und position1 und speichern Sie eine Typ-Konvertierungen für jede Zuordnung.

Die Idee hier ist eine dreifache: Lesbarkeit, über operator-Funktionen mit kompatiblen linke und Rechte Argumente als auch als Rückgabewert, und die Verwendung von integer Multiplikation Operatoren schneller als unsigned Betreiber. Unsigned-operation ist impliziert durch das Natürliche Verbreitungsgebiet der number.

Und dieses Beispiel funktioniert:

Ist aber nicht besonders Synthese berechtigt - mit zwei multiplizieren Betreiber. Sollten Sie brauchen, zu synthetisieren etwas finden Konvertieren von 8bit-Binärzahl in BCD erfolgt in VHDL für inspiration auf wie zu vermeiden, die sieben-bit-Multiplikation von Operatoren.
- Nur der Hinweis. Während die Einteilung ist problematisch, für die Synthese im Allgemeinen Fall, XST unterstützt die Synthese von abgeleiteten divmod von non-power-of-two-Konstanten für 6-und 7-Serie Familien. Ich war neugierig zu sehen, wie Sie durchgeführt und das Ergebnis passt in die 7-LUTs für ein 7-bit-Eingang, das gleiche wie eine manuell implementierte zwei-stellige BCD-Konvertierung. Andere Anbieter haben vielleicht ähnliche Unterstützung für Konstante Teilung.
- href="http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_1/xst_v6s6.pdf" >UG687 S. 77, mod unterstützt, die für die Konstante Leistung von 2 / "Unterstützt, wenn der Rechte operand ist eine Konstante Leistung von 2, oder wenn beide Operanden sind Konstante". number ist nicht konstant, weder Fall wahr ist, ich bin angenehm überrascht - aber es passt in eine Tabelle, also klein genug, um espresso. Es kann 6-LUTs für die add3-mit BEHÄLTER(7) eine Konstante '0' (7-bit-Eingang), und ist shift und bedingte add (Rasterwert). add3-U0 in den block Diagramm nicht benötigen, input darf nicht höher sein als 4.
- Ich war genauso überrascht zu sehen, es funktioniert, denn das war meine Erinnerung an die Dokumentation. Es sieht aus wie es ist die Synthese eine vollständige Kluft-oder modulo-operation in der RTL-view Zusammenführen von freigegebenen Wege und optimieren die meisten von Ihnen entfernt, da nur die unteren vier bits bleiben in diesem Fall erhalten.
- Danke. Dies wurde sehr hilfreich. Wie Sie wahrscheinlich sagen, ich bin ein bisschen ein VHDL-noobie! Ich denke, ich werde diese umsetzen, die mit BCD. Es sieht aus wie eine Art bessere Lösung.
InformationsquelleAutor user1155120
1

std_logic_vector ist traditionell kein numerischer Typ. Es ist eine Sammlung von bits und die numerischen Operatoren wurden bewusst ausgelassen, um zu bestätigen, dass die interpretation. Sollten Sie die unsigned oder signed Arten von numeric_std um arrays mit einer Reihe von arithmetischen Operatoren.

Optional, wenn Sie Ihre Werkzeuge mit Unterstützung von VHDL-2008, die Sie verwenden können ieee.numeric_std_unsigned hinzufügen arithmetische Semantik zu std_logic_vector. Es ist ähnlich wie std_logic_unsigned die trotz Ihres namens-und library-mapping ist nicht ein standard-Bibliothek.
- Ich kenne logic vector ist ein array von bits. Aber ich bin dabei, in eine dezimale Zahl und Aufteilung in zwei bit-arrays für jede Zahl. Dh. Eingabe von 99 machen würde pos0 1001 und pos1 1001.
- Das wird passieren, vorausgesetzt, Sie verwenden eine Art mit teilen und mod Operatoren definiert. Sie haben zwei Möglichkeiten, um zu erreichen, dass mit den standard-Bibliotheken wie beschrieben in meiner Antwort. Es sieht aus wie Sie sind potenziell auszugeben versuchen, diese zu einem sieben-segment-Anzeige, in dem Fall möchten Sie vielleicht zu schauen, in Umstellung auf BCD-mit der double-dabble Algorithmus braucht keine division.
InformationsquelleAutor Kevin Thibedeau

Schreibe einen Kommentar

Du musst angemeldet sein, um einen Kommentar abzugeben.