Warum hat Intel verstecken internen RISC-Kern, der in Ihre Prozessoren?

Nein, der x86-Befehlssatz ist sicherlich nicht veraltet. Es ist beliebt wie eh und je. Der Grund, verwendet Intel eine Reihe von RISC-ähnliche Mikro-Instruktionen intern ist, weil Sie können effizienter abgewickelt werden.

Also eine x86-CPU arbeitet, indem er eine ziemlich schwere-Pflicht-Dekoder im frontend, die akzeptiert x86-Anweisungen, und wandelt Sie in eine optimierte interne format, das backend Bearbeiten kann.

Als für die Aufdeckung dieses format zu "externen" Programmen gibt es zwei Punkte:

• es ist nicht stabil. Intel ändern kann es zwischen den CPU-Modellen zur optimalen Anpassung an die jeweilige Architektur. Dies ermöglicht Ihnen, die Effizienz zu maximieren, und dieser Vorteil würde verloren gehen, wenn Sie sich auf einer festen, stabilen Anweisung format für den internen Gebrauch wie auch für den externen Gebrauch.
• es ist halt nichts gewonnen werden, indem man es tut. Mit den heutigen riesigen, komplexen CPU ' s, der decoder ist ein relativ kleiner Teil der CPU. Mit der zum decodieren der x86-Anweisungen macht, die komplexer werden, aber der rest der CPU ist nicht betroffen, also insgesamt, es gibt nur sehr wenig gewonnen werden, vor allem, weil die x86-frontend müsste noch da sein, um zu führen "legacy" - code. Also würde man nicht selbst speichern die transistoren derzeit verwendet werden, die auf der x86-frontend.

Dies ist nicht ganz eine perfekte Anordnung, aber der Preis ist ziemlich klein, und es ist eine viel bessere Wahl als die Entwicklung der CPU-support - zwei völlig unterschiedliche Befehlssätze. (In diesem Fall, Sie würden wahrscheinlich am Ende erfinden Sie ein Dritten Reihe von Mikro-ops für die interne Verwendung, nur weil diese verändert werden können, frei am besten den CPU-internen-Architektur)

InformationsquelleAutor der Antwort jalf

Die wirkliche Antwort ist einfach.

Wichtigen Faktor für die Implementierung von RISC-Prozessoren wurde zur Verringerung der Komplexität und Geschwindigkeit gewinnen.
Der Nachteil des RISC ist die reduced instruction Dichte, das bedeutet, dass der gleiche code ausgedrückt in RISC-ähnliches format, das braucht mehr Anleitung als vergleichbare CISC-code.

Diese Nebenwirkung nicht viel wenn die CPU läuft mit der gleichen Geschwindigkeit wie der Speicher, oder zumindest dann, wenn Sie laufen beide auf halbwegs ähnliche Geschwindigkeiten.

Derzeit die Speicher-Geschwindigkeit im Vergleich zu der CPU-Geschwindigkeit zeigt einen großen Unterschied in den Uhren. Aktuelle CPUs sind manchmal fünf mal oder mehr schneller als der Hauptspeicher.

Diesem Stand der Technik bevorzugt ein dichter code, etwas, das CISC bietet.

Können Sie argumentieren, dass caches beschleunigen könnten RISC-CPUs. Aber das gleiche kann gesagt werden über CISC cpus.

Erhalten Sie eine größere Verbesserung der Geschwindigkeit durch die Verwendung von CISC und speichert als RISC-caches, da die gleiche Größe cache hat mehr Wirkung auf die high-density-code, CISC bietet.

Ein weiterer Nebeneffekt ist, dass RISC ist härter auf compiler-Implementierung. Die leichter zu optimieren die Compiler CISC-cpus. etc.

Intel weiß, was Sie tun.

Dies ist so wahr, dass der ARM hat eine höhere code-Dichte-Modus aufgerufen Daumen.

InformationsquelleAutor der Antwort Jorge Aldo

jalf ' s Antwort deckt die meisten der Gründe, aber es gibt ein Interessantes detail wird nicht erwähnt: Die internen RISC-ähnlichen Kern ist nicht konzipiert, um ein instruction set alles wie auf ARM/PPC/MIPS. Die x86-Steuer ist nicht nur bezahlt macht-hungrig-Decoder, aber bis zu einem gewissen Grad in der gesamten Kern. d.h. es ist nicht nur die x86 instruction encoding; es ist jeder Befehl mit seltsamen Semantik.

Let ' s pretend, dass Intel Tat, erstellen Sie eine Betriebsart, wo der Unterricht stream war etwas anderes als x86, mit dem Hinweis abgebildet, dass mehr direkt zu uops. Lassen Sie uns auch behaupten, dass jedes CPU-Modell hat seinen eigenen ISA für diesen Modus, so sind Sie noch frei, ändern Sie die Innenteile, wenn Sie wollen, und setzen Sie Sie mit einer minimalen Anzahl von transistoren für die instruction-decode dieses Alternative format.

Vermutlich würden Sie immer noch nur die gleiche Anzahl von Registern zugeordnet, die der x86-Architektur-Zustand, also x86-Betriebssysteme können speichern/wiederherstellen auf die Kontext-switches ohne mithilfe der CPU-spezifischen Befehlssatz. Dies ist wahrscheinlich nicht allzu schwer, da register-renaming hardware bereits vorhanden ist. (interne uops tatsächlich auf den physische-register-Datei, aber unser hypothetischer RISC-ISA würde nicht zu).

Wenn wir nur alternativen Decoder keine änderungen zu späteren pipeline-Stufen (execution units), diesem ISA-würde noch viele x86-Exzentrizitäten. Wäre es nicht eine sehr schöne RISC-Architektur. Keine einzige Anleitung wäre sehr Komplex, aber einige der anderen Verrücktheit von x86 würde immer noch da sein.

Zum Beispiel: Links/rechts verschiebt, lassen Sie das Überlauf-flag nicht definiert, es sei denn die shift-count ist einer, in dem Falle= die üblichen signed-überlauf-Erkennung. Ähnliche Verrücktheit für sich dreht. Jedoch, die ausgesetzt RISC-Anweisungen liefern könnte, Flagge-weniger Verschiebungen und so weiter (ermöglicht die Verwendung von nur einer oder zwei der mehrere uops, die in der Regel gehen in eine komplexe x86-Instruktionen). Damit dies nicht wirklich halten als das Haupt-Gegenargument.

Wenn du gehst, um eine ganze neue decoder für eine RISC-ISA haben, können Sie es wählen, und wählen Sie Teile von x86-Anweisungen ausgesetzt sein, wie RISC-Anweisungen. Dies mildert die x86-Spezialisierung der Kern etwas.

Den Unterricht Codierung würde wahrscheinlich nicht eine Feste Größe, da single uops können halten eine große Menge von Daten. Viel mehr Daten als sinnvoll, wenn alle insns die gleiche Größe haben. Ein einzelnes micro-fused uop kann eine 32bit unmittelbaren und ein Speicher-operand verwendet, um eine Auseinandersetzung mit-Modus mit 2 Register und eine 32-bit-displacement. (In der Nationalbank und später nur single-register-Adressierung Modi können Feinsicherung mit ALU-ops).

uops sind sehr groß, und nicht sehr ähnlich mit fester Breite ARM-Anweisungen. Eine Feste Breite 32bit Befehlssatz kann nur laden, 16 bit immediates in einer Zeit, so laden einer 32-bit-Adresse erfordert eine Last-sofort low-Hälfte /loadhigh-sofort-pair-Mädchen. x86 nicht zu tun haben, denen hilft es nicht schrecklich sein, mit nur 15 GP Registern, in denen die Fähigkeit zu halten Sie Konstanten, um in Registern. (15 ist eine große Hilfe, über 7 Register, aber die Verdoppelung wieder auf 31 trägt viel weniger, ich denke, einige simulation gefunden. RSP ist in der Regel nicht für Allgemeine Zwecke, damit es mehr wie 15 GP-Register und einen stack.)

Die TL;DR Zusammenfassung:

Sowieso, diese Antwort läuft darauf hinaus, "den x86-Befehlssatz ist wahrscheinlich der beste Weg, Programm eine CPU, die in der Lage zu sein x86-Anweisungen schnell", aber hoffentlich wirft etwas Licht auf die Gründe.

InformationsquelleAutor der Antwort Peter Cordes