x86 LOCK Frage zu Multi-Core-CPUs

Es geht um die Verriegelung der memory-bus, für die Adresse. Der Intel 64 und IA-32 Architectures Software Developer ' s Manual - Volume 3A: System Programming Guide, Teil 1 sagt uns:

7.1.4 Auswirkungen einer LOCK-Operation auf die Internen Prozessor-Caches.

Für den Intel486-und Pentium-Prozessoren, die LOCK# - Signals ist immer
geltend gemacht werden auf dem bus während einer SPERRE
Betrieb, auch wenn der Bereich des Speichers
gesperrt wird zwischengespeichert, in der
Prozessor.

Für die P6 und neueren Prozessor
Familien, wenn der Bereich des Speichers
gesperrt, während ein LOCK-Vorgang ist
- Cache im Prozessor,
die Durchführung der LOCK-Vorgang, wie
write-back-Speicher und ist vollständig
die in einer cache-Zeile, die
Prozessor kann nicht behaupten, die SPERRE#
Signale auf dem bus. Stattdessen wird es
ändern Sie den Speicherort intern
und gestatten [seinen] cache-Kohärenz -
Mechanismus, um sicherzustellen, dass der Betrieb
erfolgt atomar. Diese
Vorgang wird als "cache-locking."
Das cache-Kohärenz-Mechanismus
automatisch verhindert, dass zwei oder mehr
Prozessoren, die den gleichen Bereich
Speicher gleichzeitig ändern
Daten in diesem Bereich. (Hervorhebung Hinzugefügt)

Hier erfahren wir, dass der P6 und neuere chips sind intelligent genug, um festzustellen, ob Sie wirklich sperren Sie den bus oder können nur verlassen sich auf intelligente caching. Ich denke, das ist eine nette Optimierung.

Ich mit diesem Thema mehr in meinem blog-Beitrag "Wie Sperren Sperren?"

InformationsquelleAutor der Antwort Jeff Moser