Altera Quartus Fehler (12007): Top-level design entity "alt_ex_1" ist undefiniert
Ist, habe ich mich auf all die vorherigen Fragen und niemand scheint ein problem zu haben so einfach wie bei mir. Auch ich habe gesucht im Internet und kann keine Lösung finden.
Ich bin neu bei VHDL und versuche zu kompilieren Sie das einfache Beispiel von Altera, die ist wie folgt:
library ieee;
use ieee.std_logic_1164.all;
entity light is
port(x1, x2: in std_logic;
f: out std_logic);
end light;
architecture LogicFunction of light is
begin
f <= (x1 and not x2) or (not x1 and x2);
end LogicFunction;
Folgte ich dem Projekt Schaffung Schritte in die Altera-tutorial, aber wenn ich versuche, das Projekt zu kompilieren erhalte ich die Fehlermeldung:
Error (12007): Top-level design entity "alt_ex_1" is undefined
InformationsquelleAutor unplugngo | 2014-09-14
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In Kapitel
Starting a New Project
Sie gebeten wurden, nennen Sie Ihr Projektlight
. Es scheint mir, dass Sie nicht zu Folgen, dass der Schritt richtig und benennen Sie Ihr Projektalt_ex_1
. Das ist, warum Sie immer 12007 Fehler, da der compiler hat keine Ahnung, was die top-level-entity in Ihr design.Um dieses problem zu lösen Sie können:
Assignments -> Device -> General
.Project Navigator
(Files -> Set as top-level entity
).Btw Eins, Zwei, Drei, ... - alle über das gleiche problem.
InformationsquelleAutor Qiu
Mein problem war über verilog-code-compiler. Aber wenn ich Suche für das problem, das ich sah immer diese Frage. So entschied ich mich, um meine Lösung zu andere zu führen. Es hat mich viel Zeit, Lösungen zu finden. hier ist, was ich getan hatte, um das problem zu lösen.Befolgen Sie einfach diese Schritte (Quartus II 14.0.0) ;
Assignments
->Settings
->Top-Level Entity
->Select your module
InformationsquelleAutor Sabri Meviş
Setzen Sie einfach den Mauszeiger auf den Dateinamen in der Projekt-navigator-panel, und klicken Sie mit der rechten Maustaste und drücken Sie dann auf (als top-level entity).
Getan.
InformationsquelleAutor Hender