Tag: vhdl

VHDL (VHSIC Hardware Description Language) ist eine Sprache verwendet, in der elektronischen Gestaltung zu beschreiben, digitale Systeme wie FPGA (field-programmable gate arrays) und IC (integrated circuits).

Wie zu installieren VHDL-syntax-highlighting für Sublime Text 2?

1 Antworten

Ich versuche diese zu installieren, VHDL-highlighting-Paket für meine Sublime Text 2. Ich bereits installiert, die schwer Paket Kontrolle nach den Anweisungen hier. Aber wenn ich Suche für das Paket innerhalb von Strg + Umschalt + P, das

sublimetext2 vhdl

port map in der strukturellen VHDL-code

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Ich habe den folgenden code für eine strukturelle Modellierung in VHDL. Wenn ich versuche zu kompilieren (ghdl -a Dateiname.vhdl), bekomme ich diese Fehler in den 4 Zeilen unten kommentiert: "<=" oder ":=" erwartet anstelle von port BTW,

vhdl

Was ist der Unterschied zwischen signierten und unsignierten addition in vhdl?

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Wenn ich zwei vorzeichenbehaftete zahlen wie -1 und -1 sollte das Ergebnis -2. Wenn ich die gleichen Werte, aber als unsigned-die Ausgabe wird die gleiche sein. Also, was ist der Unterschied zwischen signed und unsigned? InformationsquelleAutor Aya

vhdl

Was VHDL-Bibliotheken zu verwenden, für decimal-Modul

2 Antworten

library IEEE; use IEEE.STD_LOGIC_1164.ALL; --use IEEE.STD_LOGIC_ARITH.ALL; --use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.NUMERIC_STD.ALL; entity two_number_split is Port ( number : in integer range 0 to 99; position0 : out STD_LOGIC_VECTOR (3 downto 0); position1 : out STD_LOGIC_VECTOR (3 downto 0));

decimal libraries vhdl

Wie kann ich Lesen binärer Daten in VHDL/modelsim ohne die Verwendung spezieller binärer Formate

3 Antworten

Etwas hintergrund: Schreibe ich ein VHDL test bench " für einen ethernet-MAC. Die testbench besteht aus einem Paket und einer kombinierten entity + architecture-Datei. Ich möchte Lesen Sie die ethernet-frames, die testbench senden, um den MAC aus

io modelsim vhdl

Wie verwenden von generischen Parameter, die abhängig von anderen generischen Parameter für Entitäten?

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Ich versuche zu konvertieren einige Verilog-code erzeugt eine langsamere Uhr von einem schnelleren Takt für die UART-Modul. Die original-verilog-code basiert auf dem Modul über an fpga4fun.com und dies ist mein Versuch zu übersetzen, es für meine VHDL-basierten

syntax vhdl

Oder Reduzieren Sie Ein Array von Vektoren

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Gelegt werden muss, die auf einem echten Brett, so haben wird, zu synthetisieren. Einen alten VHDL-Bibliotheken enthalten: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use ieee.numeric_std.all; use ieee.std_logic_misc.all; Einige Signale: type my_array is array (N-1 downto 0) of std_logic_vector(31 downto

vhdl

Wie schreibt man einen integer zu stdout als hexadezimal in VHDL?

3 Antworten

Kann ich drucken eine integer als dezimal-zu-stdout mit: library std; use std.textio.all; entity min is end min; architecture behav of min is begin process is variable my_line : line; begin write(my_line, 16); writeline(output, my_line); wait; end process;

ghdl vhdl

VHDL-Zuordnung von dezimal-Werten zu std_logic_vector

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Ich versuche, fügen Sie einen dezimalen Wert zu einer 10-bit std_logic_vector zimmerreserviereung, ohne das Sie zu beschreiben, jedes bit. Obwohl es vielleicht nicht der Mühe Wert, in diesem speziellen Szenario, ich glaube, es wird sehr gut zu

syntax unsigned vhdl

Geschachtelten if (rising_edge(clk)) - Anweisungen in VHDL

4 Antworten

so, ich bin gekommen, über einige alte code, den ich habe, zu replizieren, aber es wird nicht kompiliert, mit der neuen Xilinx-compiler, so dass ich brauchen, um genau herauszufinden, was es tut. Ich habe so etwas wie

clock fpga vhdl xilinx

VHDL-entity und-Architektur-design

2 Antworten

Ada-kann ich spaltete meine modulare Einheiten in die Spezifikation und Körper mit .anzeigen und .adb-Dateien. Ist es möglich, separaten VHDL-entity und-Architektur? Wenn ja, gibt es eine Namenskonvention, oder die empfohlene Stil, dies zu tun? Und können die

vhdl

VHDL - init std_logic_vector-array aus der HEX-Datei

3 Antworten

Habe ich einfach "RAM" implementiert: type memory_array is array(31 downto 0) of std_logic_vector(7 downto 0); signal ram : memory_array; Möchte ich init Inhalt es ist, aus der HEX-Datei. Ich Frage mich nach dem Lesen der Datei wie:

file-io hex initialization type-conversion vhdl

was ist der Unterschied zwischen Synthese und simulation (VHDL)

2 Antworten

Im arbeite gerade an einem VHDL-Projekt umfasst eine fsm. Einige Staaten ändern sich, je nach Zähler. Es dit nicht arbeiten, bis ich den " clk " in der sensitivity-Liste, neben dem aktuellen Zustand und der Eingabe. Ich

process simulation synthesis vhdl

VHDL-port-mapping-problem

3 Antworten

Ich bin relativ neu in VHDL. Ich bin versucht, code zu schreiben, zu tun vorzeichenlose Multiplikation mit einer Kombination von voll-Addierer. Beim kompilieren geht es bis zum port-mapping. Ich habe gelöst, die Fehler in der ersten Karte,

circuit port vhdl

FF/Verschlüsse: signal - (xxx) hat den Konstanten Wert 0 - VHDL-Synthese

1 Antworten

Diese Frage wurde vorhin gefragt, aber noch bin ich nicht in der Lage, zu beheben das problem in meinem code. Was ist falsch in meinem code ist, dass diese Warnungen? use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.all; use work.switch_param.all; entity

synthesis vhdl xilinx

Was ist der Unterschied zwischen elseif und elsif-Anweisung in VHDL

2 Antworten

Derzeit, ich habe mitgewirkt in FPGA-design-Techniken, mit Xilinix. Beim lösen design-Probleme, ich habe immer wieder gefunden, die Verwendung von elseif und elsif im if-Kette fast für ähnliche Aussagen. elsif(clk'event and clk='1') then pr_state<=nx_state; und elseif S1=’0’ and S0=’1’ then Z <=

digital fpga vhdl

Warum mein VHDL-code haben die Riegel?

2 Antworten

* Ich bin der Codierung in VHDL in Xilinx 14.3 und bin targeting auf dem Nexys 2 board.* Von dem, was ich gelesen habe, die Riegel kommen von dort unvollständig sein, wenn/case-Anweisungen verwenden, oder wenn ein Ausgang

vhdl xilinx

Typ vs-Subtyp und down vs zu für ganze zahlen in VHDL

3 Antworten

Was ist der Unterschied zwischen type und subtype in VHDL und wo sollte ich Sie nutzen ? Mein Verständnis ist, dass subtype ist nur eingegrenzt version eines der primären Arten, wie integer: subtype small_integer is integer range

vhdl

VHDL, die Verwendung von Funktionen in für den generate-Anweisung

2 Antworten

VHDL, die Verwendung von Funktionen in für den generate-Anweisung Ich habe eine Komponente, sollte instanziiert werden über 8000 Zeiten, die ich für-generate-Anweisung mit der Hilfe von einigen Konstanten Werten für die Verringerung der Menge an code, aber

function vhdl

VHDL-Hamming-code für die Korrektur der Fehler

3 Antworten

Bitte helfen Sie mir mit der überprüfung dieser code für die Korrektur der Fehler mit hamming-code in VHDL. Ich habe in der Lage zu erkennen, Fehler aber nicht mehr korrigieren. Ich habe drei Module meine encoder, decoder,

hamming-code vhdl

Gewusst wie: hinzufügen std_logic mit numeric_std

1 Antworten

Mit numeric_std und vhdl93, ich kann nicht scheint, um herauszufinden, wie man ein std_logic signal in ein std_logic_vector. library ieee; use ieee.numeric_std.all; signal in_a, out1: std_logic_vector(3 downto 0); signal s1 : std_logic; out1 <= std_logic_vector(signed(in_a) + s1);

vhdl

"Serialisieren" VHDL-Rekord

6 Antworten

Angenommen ich habe die folgende definition basiert auf Konstanten, die angeben, Vektor Länge des Datensatzes Mitglieder: type point_t is record x: std_logic_vector(X_WIDTH-1 downto 0); y: std_logic_vector(Y_WIDTH-1 downto 0); end record; Ich würde gerne konvertieren diese Art von

record serialization vhdl

4-bit magnitude comparator VHDL

2 Antworten

Ich eine 4bit magnitude comparator in VHDL mit nur übereinstimmende Aussagen (keine if/else oder case/Wann). library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Exercise is port ( A : in std_logic_vector (3 downto 0); B : in std_logic_vector (3 downto

comparator magnitude vhdl

VHDL, wie Sie mehrere Bedingungen in if-Anweisung

1 Antworten

Ich versuche eine if-Anweisung, die prüft, ob bet_target ist eine von vielen zahlen, der code sieht ungefähr so aus: bet_target : in unsigned(5 downto 0); if (bet_target = 1 or bet_target = 2 or bet_target = 3)

if-statement vhdl

VHDL-Zustand-Maschine testbench

2 Antworten

Beschreibung: Ich versuche, generieren Sie ein test-bench für ein 5-state sequential state-Maschine, die erkennt, 110 oder jede Kombination von (2) 1 und (1) 0. Ich habe bereits geschrieben, der code. siehe unten. Ich habe ein Problem mit

object-test-bench state-machine vhdl

Fehler: Unbekannte formale Bezeichner Vhdl-Testbench

1 Antworten

Beim kompilieren meiner testbench bekomme ich die folgende Fehlermeldung: "Unbekannten formalen Bezeichner "_"". Dies geschieht für jeden input des entity-ich Teste. Hier ist mein code: entity Scoreboard is port( BTN: in std_logic_vector(3 downto 0); SWITCHES: in std_logic_vector(17

modelsim vhdl

"+ kann nicht wie Operanden, in diesem Zusammenhang." - Fehler ( VHDL-CODE)

1 Antworten

kann keine solche Operanden, die in diesem Zusammenhang Kann mir jemand sagen, was falsch ist und wie man es beheben bitte? Habe ich versucht zu suchen, das problem auf der internet - warum kann ich nicht hinzufügen

add operands vhdl

Warum steigt Rand vorgezogen, fallende Flanke

4 Antworten

Flip-Flops (Register,...) sind in der Regel ausgelöst durch eine steigende oder fallende Flanke. Aber vor allem in code sehen Sie eine if-Klausel, die verwendet die steigende Flanke Triggern. In der Tat, ich sah nie einen code mit

hardware synthesis vhdl

Schwaches 'H', Pullup auf inout bidirektionale signal in der simulation

1 Antworten

Gibt es eine Möglichkeit zu sagen, der simulator (ich verwende Modelsim) zu ziehen, ein signal zu schwach 'H', wenn es nicht Gefahren wird entweder durch die bidirektionale Schnittstelle? Zum Beispiel, wenn ich ein I2C-signal I2C_SDA, die als

modelsim vhdl

For-Schleife, arrays, Schritt-motor VHDL

2 Antworten

Ich versuche zu implementieren ist eine Sequenz um einen Schritt-motor mit VHDL. Da bin ich wirklich neu in VHDL kann ich nicht sehen, was fehlt in meinem code. Ich möchte eine Schleife durch ein array zu geben,

arrays for-loop vhdl

Mit .tun Dateien mit ModelSim (10.3 a)

2 Antworten

Hier ist die (kurze) Kontext für meine Frage : Arbeite ich in VHDL (mit Microsemi Design Suite, Libero) und ich benutze ModelSim zu simulieren meiner Arbeit. Insofern verwende ich eine klassische VDHL TestBench und, um Zeit zu

macros modelsim vhdl

VHDL: Die folgenden Dateien fehlen: .stx .ncd .xrpt

1 Antworten

Bevor ich auch nur beginnen mit der Synthese(sobald ich "Speichern" drücken), bekomme ich diese Warnungen: WARNING:ProjectMgmt - File C:/Users/bojanm/Desktop/Enkoder-Digital Output/Test/Counter.stx is missing. WARNING:ProjectMgmt - File C:/Users/bojanm/Desktop/Enkoder-Digital Output/Test/Counter_map.ncd is missing. WARNING:ProjectMgmt - File C:/Users/bojanm/Desktop/Enkoder-Digital Output/Test/Counter_xst.xrpt is missing. WARNING:ProjectMgmt

file save synthesis vhdl warnings

VHDL: std_logic_vector Subtrahieren

2 Antworten

Ich entwickle ein code, der auf VHDL-und ich brauche, um Subtraktion auf std_logic_vector. Ich habe versucht zu definieren, und verwenden Sie die folgenden Bibliotheken: library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.std_logic_arith.all; dann habe ich definierte Signale

signal-processing vhdl

Ist ein Prozess in VHDL reentrant?

3 Antworten

Ist es möglich, zwei oder mehr sequentielle Ausführung für einen Prozess in VHDL? Was wird passieren, wenn ein anderes Ereignis passiert (auf Empfindlichkeit signal-Liste), während die sequentielle Ausführung von a nicht abgeschlossen ist ? Ist es möglich

delay process reentrancy vhdl

std_logic zu integer Konvertierung

3 Antworten

Möchte ich meine konvertieren sys-clock (std_logic) in einen integer-Wert (sys_clk). Also ich verwende folgende libs: library IEEE; use IEEE.std_logic_1164.all; use IEEE.numeric_std.all; -- code example sys_clk : INTEGER; clk_clk : in std_logic; wie kann ich umwandeln der clk_clk

integer type-conversion vhdl

VHDL: zum konvertieren von zahlen? real nach std_logic_vector

2 Antworten

Mein Aktuelles Projekt beinhaltet eine Adresse, Zähler-Einheit, Ausgänge 7-bit-Vektor und, output (m) geht in eine Sinus-lookup-Tabelle Entität. Also im Grunde, möchte ich m werden die x und die Ausgabe des Sinus-Einheit an der y -. Aber mein

floating-point stdvector vhdl

VHDL: variable und Prozess

2 Antworten

Ich studiere VHDL und ich fand eine Sache besonders schwer zu verstehen, da VHDL ist eine HDL, meiner bescheidenen Meinung nach, alles, was es beschreiben sollte in der Lage sein, um umgewandelt werden in eine Schaltung. Aber

process variables vhdl

VHDL: Umwandeln von String zu Std_Logic_Vector

1 Antworten

Ich Schreibe ein sha-256 hash-Funktion in VHDL und es dauert eine String. Ich brauche zum konvertieren dieser string zu einem std_logic_vector von bits. Also, ich muss irgendwie extrahieren Sie die bits aus der Zeichen der String, aber

entity sha string vhdl

VHDL Definieren Sie ein signal, wenn Undefinierte

2 Antworten

So, ich habe einige VHDL-Hausaufgaben, und ich habe einige Schwierigkeiten mit meiner testbench. Im Grunde, meine testbench ausgeführt wird, durch die verschiedenen Möglichkeiten für eine Reihe von flip-flops. Allerdings, ich bekomme den 'U' - als ein Ergebnis

flip-flop vhdl

Der Suche nach dem nächsten im round-robin-scheduling von bit twiddling

9 Antworten

Betrachten Sie das folgende problem. Haben Sie ein bit-string für den aktuellen geplanten slave in-one-hot-Codierung. Zum Beispiel, "00000100" (mit die am weitesten Links stehende bit #7 und am weitesten rechts liegenden #0) bedeutet, dass der slave #2

algorithm bit-manipulation verilog vhdl

Fehler (10500): VHDL

1 Antworten

problem habe ich mit diesem code !!! library ieee ; use ieee.std_logic_1164.all; entity tl2 is port( clk: in std_logic ); end tl2; architecture ways2 of tl2 is component counter is generic( n: natural :=5 ); port( clock:

vhdl

Debuggen von VHDL: Wie?

8 Antworten

Ich bin ein Neuling in VHDL und kann nicht herausfinden, wie zum Debuggen von VHDL-code. Gibt es eine software, die konnte wahrscheinlich geben Sie mir einen Einblick in die internen Signale von meinem VHDL-entity, wie die Zeit

debugging vhdl

EINE taktperiode pulse basierend auf trigger-signal

5 Antworten

ich mache eine midi-Schnittstelle. UART funktioniert gut, er sendet den 8-bit-Nachricht zusammen mit einer Kennzeichnung zu einem Steuergerät. Wenn die fahne geht hoch, das Gerät speichert die Nachricht in ein register und stellen eine clr_flag hoch ist,

clock pulse triggers vhdl

VHDL - Inkrement mit einem (unsigned)

2 Antworten

Ich versuche, mich ein code, der erhöht die eingehenden bits mit einem. Will ich mit zwei-segment-code-styling, aber das Problem hier ist, dass die bits, die erreichen nicht die Leistung. Irgendeine Idee? Danke! library IEEE; use IEEE.STD_LOGIC_1164.ALL; use

counter encoding fpga increment vhdl

Keine brauchbare Einträge für infix-operator "+"

1 Antworten

Ich bin der Gestaltung einer 2er Komplement-code, aber es zeigt, dass Fehler kann einer mir dabei helfen. library ieee; use ieee.std_logic_1164.all; use IEEE.std_logic_arith.all; entity comp is port(a : in std_logic_vector(7 downto 0); y : out std_logic_vector(7 downto

vhdl

Debugging-Iteration Limit Fehler in Modelsim, VHDL

6 Antworten

Ich bin das schreiben von VHDL-code für ein d-flip-flop auf Modelsim und ich bekomme eine Fehlermeldung, wenn ich versuche zu simulieren: Error: (vsim-3601) Iteration limit reached at time 400 ps. Ich bin mir nicht sicher, was es

modelsim vhdl

VGA-controller mit VHDL

2 Antworten

Ich versuche zu lernen, VHDL-Programmierung mit einigen Büchern und einem Altera DE1 development kit von Terasic. Hier das Problem ist, dass ich versuche, das Programm ein VGA-controller für die Arbeit mit einer Auflösung von 640x480 (obwohl mein

fpga vga vhdl

VHDL-oder verilog-SR-latch

2 Antworten

Ich versuche, mein Programm NEXYS2 board mit einem SR latch mit NAND-Gatter mit einem enable-signal C. Mein Eingänge sind (S, R, C) und Ausgänge sind (Q, Qbar). unten ist ein code in VHDL, die ich habe versucht,

verilog vhdl

VHDL-code zu konvertieren 5-bit-Vektor von integer

1 Antworten

Ich bin stecken in der folgenden problem- Schreiben brauche ich eine VHDL-Funktion, die wandelt 5-bit-Vektor von integer, wobei der integer-Wert der binären Anzahl a4a3a2a1a0, kann berechnet werden als (((0 + a4)* + a3)* + a2 )* +a1)*

vhdl

Ist die Initialisierung notwendig?

3 Antworten

In VHDL, ist die Initialisierung notwendig, wenn Sie erstellen ein signal oder ein Vektor? Was passiert, wenn man vergisst Sie zu initialisieren, ein signal oder ein integer Wert? Für ASIC-design-es sollte sehr selten zu initialisieren Signale. Aber

vhdl