Tag: xilinx

Xilinx ist eine große Marke von Field Programmable Gate Arrays (FPGA).

Design-Flow zum erstellen eines bootfähigen SPI-Flash (PROM-Datei) für ein Xilinx-Spartan-6-Konfiguration mit bitsream UND Microblaze-software

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Ich würde gerne wissen, die richtige Prozedur zum erstellen eines PROM-Datei (.MCS) für eine serielle SPI-Flash, die SOWOHL die FPGA-Konfigurations-bitstream und die software für die Verwendung durch den Microblaze-Prozessor. Dies wird vorausgesetzt meine hardware-und software-design ist alles

Flush cache-DRAM

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Ich bin mit einem Xilinx Logistiksoftware von TRANSDATA jetzt Plattform mit einem Bereich der Speicher gemeinsam von der programmierbaren Hardware und der ARM-Prozessor. Habe ich reserviert, dieser Speicher mit memmap auf der kernel-Kommandozeile und dann ausgesetzt, die

arm linux-kernel xilinx zynq

Geschachtelten if (rising_edge(clk)) - Anweisungen in VHDL

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so, ich bin gekommen, über einige alte code, den ich habe, zu replizieren, aber es wird nicht kompiliert, mit der neuen Xilinx-compiler, so dass ich brauchen, um genau herauszufinden, was es tut. Ich habe so etwas wie

clock fpga vhdl xilinx

FF/Verschlüsse: signal - (xxx) hat den Konstanten Wert 0 - VHDL-Synthese

1 Antworten

Diese Frage wurde vorhin gefragt, aber noch bin ich nicht in der Lage, zu beheben das problem in meinem code. Was ist falsch in meinem code ist, dass diese Warnungen? use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.all; use work.switch_param.all; entity

synthesis vhdl xilinx

Warum mein VHDL-code haben die Riegel?

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* Ich bin der Codierung in VHDL in Xilinx 14.3 und bin targeting auf dem Nexys 2 board.* Von dem, was ich gelesen habe, die Riegel kommen von dort unvollständig sein, wenn/case-Anweisungen verwenden, oder wenn ein Ausgang

vhdl xilinx

Verilog mehrere Treiber

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Ich versuche zu machen BCD-Zähler mit Verilog, die in Verbindung mit 7-segment-decoder.Nachdem ich synthetisieren es, der der Fehler aufgetreten ist wie diese: Multi-source in Unit <BCDcountmod> on signal <BCD0<3>>; this signal is connected to multiple drivers.>**Und mehr.....

bcd system-verilog verilog xilinx

Zähler mit push-button switch-Designs mit VHDL und Xilinx

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Ich bin sehr neu in VHDL und XILINX ISE. Ich benutze die version 13.2 für Xilinx ISE. Möchte ich design einen sehr einfachen Zähler mit den folgenden Eingaben: Richtung Zählen Den count-Eingang zugewiesen werden, ein button und

fpga spartan vhdl xilinx

So starten Sie Xilinx ISE Web-Pack unter Ubuntu?

1 Antworten

Habe ich heruntergeladen und erfolgreich installiert Xilinx ISE Web-Pack 14.4 auf Ubuntu 12.10, obwohl ich nicht in der Lage bin, um es zu starten. InformationsquelleAutor Can | 2013-02-27

fpga xilinx

Wie generieren Sie schematic-Datei von verilog-Quellcode in Xilinx

1 Antworten

, Was ich Tue Ich begann das Spiel mit der Xilinx ISE Design Suite und schrieb einfache Arithmetische logikeinheiten in verilog. Mit verilog-Einheit Unter Tests zu erstellen, die input-und output-Signale für ISim, ich verifiziert, dass der code

verilog xilinx

Casting uint8 auf uint32

2 Antworten

Ich bin mit einigen Schwierigkeiten casting uint8 und uin32 in embedded C. Hier ist der code, den ich verwende... int b = 0; u8 dt[4] = {0}; while (there_is_buffer(rbuf)) { dt[b] = (u8)(popFront(rbuf)); if (b > 2)

c embedded xilinx

Wie generieren vhdl-code aus einem Schaltplan in xilinx

3 Antworten

Ich Frage mich, ob es möglich, die Generierung von vhdl-code aus einem Schaltplan in xilinx. Ich weiß, dass das Gegenteil möglich ist. Ich will, dass das getan werden, denn ich bin neugierig, wie der code Aussehen wird,

fpga mips32 vhdl xilinx

Implementierung von ROM in xilinx ( vhdl )

1 Antworten

Ich versuche zu implementieren ist ein rom-Modul und baute einen Prüfstand für es . Die syntax prüfen für rom.vhd zeigt die "richtige" und es zeigt auch, die "richtige" test bench-Datei auch , aber wenn ich auf simluate

vhdl xilinx

Casting uint8 auf uint32

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Ich bin mit einigen Schwierigkeiten casting uint8 und uin32 in embedded C. Hier ist der code, den ich verwende... int b = 0; u8 dt[4] = {0}; while (there_is_buffer(rbuf)) { dt[b] = (u8)(popFront(rbuf)); if (b > 2)

c embedded xilinx

Konvertierung von numeric_std unsigned std_logic_vector zu in vhdl

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Ich habe eine Frage im Zusammenhang mit der Umrechnung von numeric_std auf std_logic_vector. Ich bin mit gleitender-Mittelwert-filter code, den ich online sah und Filterung meiner ADC-Werte auf stabile Werte. Dem filter-Paket, code: library ieee; use ieee.std_logic_1164.all; use

fpga hdl intel-fpga vhdl xilinx

Wie definieren clock-Eingang in Xilinx

2 Antworten

Hey, ich habe fast keine Erfahrung mit Xilinx. Ich habe eine Gruppe Projekt für eine Digitale Logik-Kurs, der ist bald fällig, wo mein partner, der war aufpassen sollen das Xilinx-Simulationen beschlossen Kaution auf mich. So hier bin

digital-logic vhdl xilinx

Typ-Umwandlung in VHDL: real, integer - Rundung-Modus angegeben?

2 Antworten

Beim Debuggen der Umgang mit Benutzer-definierten physikalischen Typen in Vivado (Lesen Sie mehr), fand ich ein anderes Verhalten für Typ Konvertierungen von real zu integer. Hier ist mein Beispiel code: library IEEE; use IEEE.STD_LOGIC_1164.ALL; --use IEEE.MATH_REAL.all; entity

type-conversion vhdl vivado xilinx xilinx-ise

Fehler in VHDL (Xilinx): failed to link das design

7 Antworten

warum bekomme ich Fehler im VHDL-Code für diese? Auch, manchmal: nicht Prozess als einen Prozess vorher gescheitert? Vielen Dank. InformationsquelleAutor | 2014-04-12

vhdl xilinx

In verilog-Druck-signed-integer-Wert, gespeichert in einer Variablen vom Typ reg

2 Antworten

Wie Drucke ich ein signed integer gespeicherten Wert in einem 8 bit register erklärt, wie reg [7:0] acc; Mit $display("acc": %d", acc) Es druckt den Wert ohne Vorzeichen. Was ist die korrekte syntax für die $display-Funktion ?

verilog xilinx

Programmierung in VHDL auf Linux?

7 Antworten

Kennt jemand eine gute Umgebung zum Programmieren in VHDL und simulieren Sie (egal, Xilinx oder Altera) mit Linux? InformationsquelleAutor der Frage Daniel M. | 2010-06-11

altera linux vhdl xilinx