Wie generieren vhdl-code aus einem Schaltplan in xilinx
Ich Frage mich, ob es möglich, die Generierung von vhdl-code aus einem Schaltplan in xilinx. Ich weiß, dass das Gegenteil möglich ist. Ich will, dass das getan werden, denn ich bin neugierig, wie der code Aussehen wird, nachdem ich abgeschlossen haben, den Datenpfad der mips R2000 und auch eine einfache Möglichkeit zum ändern von großen Schemata durch ändern der key-Zeilen im code. Ich habe beide schematics und vhdl, aber ich d gerne sehen, wie das ganze Datenpfad geschrieben in vhdl. Ich benutze Xilinx 12.3. Danke!
Ich weiß nicht, die Antwort auf deine Frage - aber meiner Erfahrung nach Schaltplan-zu HDL-Konvertierung ist in der Regel sehr chaotisch... Nur als Warnung. Für deine Zwecke (nur ändern einige wichtige Teile), es kann funktionieren, OK. Aber die Suche nach diesen "wichtigen teilen" in den generierten code kann schwierig sein.
Haben Sie sich bei Active-HDL? Ich habe nicht persönlich, ein weiterer Ingenieur bei der Arbeit erwähnt. aldec.com/en/products/fpga_simulation/active-hdl
Nop ich habe nicht versucht es. Ich denke, dass das, was ich Fragen, ist nicht möglich, zumindest von dem, was ich ve gefunden. Aldec zu haben scheint netter editor für vhdl in Kombination mit Schaltplan. hmmm, bedeutet das, dass die u-Transformation von code zu schematisch und Umgekehrt?
Ich weiß nicht, ich habe nur gehört, über das Produkt. Lassen Sie uns wissen, was Sie herausfinden, wenn Sie sich entscheiden, Kontaktieren Sie Aldec.
ActiveHDL ermöglicht die Erstellung von Blockdiagrammen, die automatisch umgewandelt werden in HDL-code. Ein block-Diagramm ermöglicht Ihnen das einfügen von Symbolen, state machines (zeichnen mit state machine editor), etc und verdrahten Sie zusammen. Ich bin mir nicht sicher, was Sie meinen "Schaltplan" aber das könnte nahe an dem, was Sie suchen.
Haben Sie sich bei Active-HDL? Ich habe nicht persönlich, ein weiterer Ingenieur bei der Arbeit erwähnt. aldec.com/en/products/fpga_simulation/active-hdl
Nop ich habe nicht versucht es. Ich denke, dass das, was ich Fragen, ist nicht möglich, zumindest von dem, was ich ve gefunden. Aldec zu haben scheint netter editor für vhdl in Kombination mit Schaltplan. hmmm, bedeutet das, dass die u-Transformation von code zu schematisch und Umgekehrt?
Ich weiß nicht, ich habe nur gehört, über das Produkt. Lassen Sie uns wissen, was Sie herausfinden, wenn Sie sich entscheiden, Kontaktieren Sie Aldec.
ActiveHDL ermöglicht die Erstellung von Blockdiagrammen, die automatisch umgewandelt werden in HDL-code. Ein block-Diagramm ermöglicht Ihnen das einfügen von Symbolen, state machines (zeichnen mit state machine editor), etc und verdrahten Sie zusammen. Ich bin mir nicht sicher, was Sie meinen "Schaltplan" aber das könnte nahe an dem, was Sie suchen.
InformationsquelleAutor BugShotGG | 2012-01-23
Schreibe einen Kommentar
Du musst angemeldet sein, um einen Kommentar abzugeben.
Die option ist im Menü "design" - > wählen Sie ein .sch-Datei in der Umsetzung-Fenster und klicken Sie dann auf "View HDL functional model". Dies erzeugt der vhdl-code für den ausgewählten Schema. 😮
InformationsquelleAutor BugShotGG
können Sie konvertieren Sie Ihren Schaltplan in den HDL-Modell. unterhalb der Implementierung unter design-Dienstprogramme Tippen Sie auf, klicken Sie auf view HDL functional model welche erstellen der HDL-Datei aus dem Schaltplan das ist .vhf für VHDL und .vf für die Verilog-ändern Sie diese Datei in den .vhd für die VHDL-und .v für die Verilog nach, dann können Sie einfach fügen Sie dieses design in Ihren vivado Projekte
InformationsquelleAutor arun chaudhary
Wenn Sie mit Vivado 2018.2, die Sie verwenden können, write_vhdl in der Tcl-Konsole, gefolgt von dem Namen der Datei, die Sie möchten, schreiben Sie die VHDL.
Beispielsweise
write_vhdl Drive_Letter:\File_Location\Schematic_to_vhdl.vhd
InformationsquelleAutor Uttam Kumar