Tag: fpga

Ein Field-programmable-Gate-Array (FPGA) ist ein chip, der konfiguriert ist, indem der Kunde nach der Herstellung—daher „field-programmable“.

Design-Flow zum erstellen eines bootfähigen SPI-Flash (PROM-Datei) für ein Xilinx-Spartan-6-Konfiguration mit bitsream UND Microblaze-software

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Ich würde gerne wissen, die richtige Prozedur zum erstellen eines PROM-Datei (.MCS) für eine serielle SPI-Flash, die SOWOHL die FPGA-Konfigurations-bitstream und die software für die Verwendung durch den Microblaze-Prozessor. Dies wird vorausgesetzt meine hardware-und software-design ist alles

Geschachtelten if (rising_edge(clk)) - Anweisungen in VHDL

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so, ich bin gekommen, über einige alte code, den ich habe, zu replizieren, aber es wird nicht kompiliert, mit der neuen Xilinx-compiler, so dass ich brauchen, um genau herauszufinden, was es tut. Ich habe so etwas wie

clock fpga vhdl xilinx

Was ist der Unterschied zwischen elseif und elsif-Anweisung in VHDL

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Derzeit, ich habe mitgewirkt in FPGA-design-Techniken, mit Xilinix. Beim lösen design-Probleme, ich habe immer wieder gefunden, die Verwendung von elseif und elsif im if-Kette fast für ähnliche Aussagen. elsif(clk'event and clk='1') then pr_state<=nx_state; und elseif S1=’0’ and S0=’1’ then Z <=

digital fpga vhdl

VHDL - Inkrement mit einem (unsigned)

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Ich versuche, mich ein code, der erhöht die eingehenden bits mit einem. Will ich mit zwei-segment-code-styling, aber das Problem hier ist, dass die bits, die erreichen nicht die Leistung. Irgendeine Idee? Danke! library IEEE; use IEEE.STD_LOGIC_1164.ALL; use

counter encoding fpga increment vhdl

VGA-controller mit VHDL

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Ich versuche zu lernen, VHDL-Programmierung mit einigen Büchern und einem Altera DE1 development kit von Terasic. Hier das Problem ist, dass ich versuche, das Programm ein VGA-controller für die Arbeit mit einer Auflösung von 640x480 (obwohl mein

fpga vga vhdl

Zähler mit push-button switch-Designs mit VHDL und Xilinx

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Ich bin sehr neu in VHDL und XILINX ISE. Ich benutze die version 13.2 für Xilinx ISE. Möchte ich design einen sehr einfachen Zähler mit den folgenden Eingaben: Richtung Zählen Den count-Eingang zugewiesen werden, ein button und

fpga spartan vhdl xilinx

CUDA oder FPGA für spezielle Zwecke 3D-Grafik-Berechnungen?

16 Antworten

Ich bin ein Produkt entwickelt, das mit schweren 3D-Grafik-Berechnungen, zu einem großen Teil am nächsten Punkt und bereichssuchen. Einige hardware-Optimierung sinnvoll wäre. Obwohl ich weiß wenig über dieses, mein Chef (der keine software-Erfahrung) setzt FPGA (da es

cuda fpga hardware

Ist die Umwandlung von OpenCV-code für FPGA-code ist einfacher als Matlab-code oder nicht?

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Ich tun will Projekt auf Bild-Verarbeitung. ich möchte wissen, ob ich Sie umsetzen wollen, dieses Projekt auf FPGA, welches tool soll ich wählen bei der 1. Stufe Matlab oder OPEN CV? und ist es möglich, zu konvertieren

fpga image-processing matlab opencv

So starten Sie Xilinx ISE Web-Pack unter Ubuntu?

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Habe ich heruntergeladen und erfolgreich installiert Xilinx ISE Web-Pack 14.4 auf Ubuntu 12.10, obwohl ich nicht in der Lage bin, um es zu starten. InformationsquelleAutor Can | 2013-02-27

fpga xilinx

Wie-Schnittstelle einen vga-monitor an fpga mit verilog?

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Ich bin mit virtex - 5-fpga-board und ich bin neu in der Arbeit mit fpga-board bitte empfehlen Sie mir jede Art von material haben, Beispiel-codes, zum Beispiel zur Anzeige eines einfachen Namen auf dem monitor.. Ich denke,

fpga verilog vga virtex

VHDL-Zähler/timer

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Ich bin ein VHDL-Neuling und ich habe Mühe mit der folgenden Idee. Ich denke, dass ich noch missverstehen die Idee, Zähler und Timer in VHDL. Ich erkläre es mit einem einfachen blinken der LED-diode. (BTW ich Lerne

count counter fpga timing vhdl

Was bedeutet "andere=>'0'" bedeutet eine Abtretung, Anweisung?

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cmd_register: process (rst_n, clk) begin if (rst_n='0') then cmd_r<= (others=>'0'); elsif (clk'event and clk='1') then cmd_r<=...; end if; end process cmd_register; Ich weiß, "<=" gibt die Zuordnung aber was ist others? Und was macht => tun? eda.org/comp.lang.vhdl/FAQ1.html#aggregates

fpga if-statement process vhdl

Wie generieren vhdl-code aus einem Schaltplan in xilinx

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Ich Frage mich, ob es möglich, die Generierung von vhdl-code aus einem Schaltplan in xilinx. Ich weiß, dass das Gegenteil möglich ist. Ich will, dass das getan werden, denn ich bin neugierig, wie der code Aussehen wird,

fpga mips32 vhdl xilinx

VHDL - Debounce-Taste Drücken

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Habe ich die folgende Schaltfläche drücken Sie die Logik in meinem code. Ich habe versucht entprellung es mit einer wait-Verzögerung, aber der compiler wird nicht zulassen. Ich habe vier Taster auf meinem FPGA, das den "Schlüssel" array

fpga switch-statement vhdl

Verilog-Automaten FSM

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Ich versuche zu bauen, ein finite-state-Maschine in verilog für einen Automaten, der akzeptiert, 5,10, 25 Cent als Input und dann output a a soda oder Ernährung und auch die Ausgabe der entsprechenden ändern(wie die Anzahl der nickels).

fpga hdl verilog

Für die Logik ist die Umsetzung im System Verilog

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Ich bin nur zu lernen, HDL und ich bin daran interessiert, wie eine for-Schleife implementiert in System Verilog. Mit dem folgenden code... always_ff(posedge clk) begin for(int i = 0; i < 32; i++) s[i] = a[i] +

for-loop fpga hdl logic system-verilog

VHDL/ModelSim - Konnte Nicht Finden, Entity

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Ich versuche zu simulieren, meine VHDL-Datei, sondern verwende in den folgenden Fehler: # ** Error: (vcom-11) Could not find work.lab1. # # ** Error: (vcom-1195) Cannot find expanded name "work.lab1". # # ** Error: Unknown expanded name.

fpga modelsim simulation vhdl

Konvertierung von numeric_std unsigned std_logic_vector zu in vhdl

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Ich habe eine Frage im Zusammenhang mit der Umrechnung von numeric_std auf std_logic_vector. Ich bin mit gleitender-Mittelwert-filter code, den ich online sah und Filterung meiner ADC-Werte auf stabile Werte. Dem filter-Paket, code: library ieee; use ieee.std_logic_1164.all; use

fpga hdl intel-fpga vhdl xilinx

Die Erzeugung einer reinen Sinus-Welle als Abtrieb form FPGA mit VHDL-code

5 Antworten

Wir wissen, dass der Ausgang des FPGA ist digital, aber können wir genrate eine rein analoge Sinus-Welle mit einem vhdl-code. auch kann ich geben Sie die Frequenz des Sinus-wav. für FPGAs und analoge Signale versuchen electronics.stackexchange.com InformationsquelleAutor

fpga vhdl

Sieben-Segment-Multiplexing auf Basys2

3 Antworten

dies ist mein Erster Beitrag also ich hoffe ich mache das richtig. Ich versuche, die Ausgabe einer "4 3 2 1" auf eine vierstellige sieben-segment-Anzeige auf ein BASYS2 board. Ich habe überprüft, um sicherzustellen, dass die 0

fpga hdl multiplexing synthesis verilog

VHDL-wie Sie ein std_logic_vector als index für ein array

1 Antworten

Will ich mit std_logic_vector als index für ein array verwenden, zum Beispiel: Data: in std_logic_vector(7 downto 0); signal counter : std_logic_vector(3 downto 0); output <= Data(counter); Da vhdl-syntax überprüfen, sagen Sie mir, dass ich verwenden soll und

fpga vector vhdl

Wie kann ich berechnen propagation-delay durch eine Reihe von kombinatorischen schaltungen mit Hilfe von Verilog-und FPGA?

4 Antworten

Ich bin neu in der FPGA-und HDL-aber ich versuche zu lernen und kann dies herausfinden. Wie kann ich berechnen oder schätzen propagation delay, obwohl mehrere Ebenen der Kombination logic. Kann ich nur feststellen, dies empirisch oder kann

fpga verilog

VHDL - Increment Register Wert auf Push-Button-Event

1 Antworten

Ich bin sehr neu in VHDL und versuche herauszufinden, wie etwas zu tun, Recht einfach auf einem Altera Cyclone II. Der FPGA verfügt über vier Tasten - zwei von Ihnen müssen so programmiert werden, dass ein erhöhen

fpga intel-fpga vhdl

sobel-filter-Algorithmus schwellenwertbestimmung (keine externe libs verwendet)

2 Antworten

Schreibe ich meine eigene Implementierung des sobel-Kante-Erkennung. Meine Funktion der Schnittstelle ist void sobel_filter(volatile PIXEL * pixel_in, FLAG *EOL, volatile PIXEL * pixel_out, int rows, int cols) (PIXEL ein 8-bit-Graustufen-pixel) Für den Test änderte ich die Schnittstelle

c++edge-detection fpga image-processing

VHDL / Wie initialisieren Sie mein signal?

2 Antworten

Ich bin ein Anfänger in VHDL und habe eine grundlegende Frage. Betrachten Sie diese folgenden Eingabe : A : in std_logic_vector(22 downto 0); Und dieses signal : signal dummyA : std_logic_vector(47 downto 0); Ich initialisieren möchten dummyA

fpga initialization signals vhdl

Inkrementieren einer Zählervariable in verilog: kombinatorische oder sequentielle

1 Antworten

Ich die Umsetzung einer FSM Steuerung für den Datenpfad-Schaltkreis. Der controller inkrementiert einen Zähler intern. Wenn ich simuliert das Programm unten, der Zähler wurde nie aktualisiert. reg[3:0] counter; //incrementing counter in combinational block counter = counter +

fpga hardware sequential verilog

Übergabe von Parametern an Verilog-Module

1 Antworten

Ich bin in den Prozess des Schreibens einige Verilog-Module für ein FPGA-design. Ich schaute mich um das internet, um herauszufinden, wie ich am besten einstellen, meine Module. Ich sehe zwei verschiedene Methoden auftreten oft. Ich habe ein

fpga module parameterization verilog

Wie man das 2-Komplement einer Zahl ohne Verwendung von adder

2 Antworten

Im zwei-Komplement invertiert das Vorzeichen einer Zahl, die Sie in der Regel nur negieren, jedes bit und 1 hinzufügen. Zum Beispiel: 011 (3) 100 + 1 = 101 (-3) In VHDL ist: a <= std_logic_vector(unsigned(not(a)) + 1);

fpga twos-complement verilog vhdl

Kann nicht folgern, registrieren Sie sich für ... ... weil es nicht halten Ihren Wert außerhalb der Taktflanke

1 Antworten

Muss dies das häufigste problem, unter den Menschen neue VHDL, aber ich sehe nicht, was mache ich hier falsch! Dies scheint zu entsprechen, um alle Sprachen, die ich gesehen habe, auf die richtige state machine design. Ich

altera fpga vhdl

Auslösende signal auf beide Kanten der Uhr

2 Antworten

Design erfordert ein signal, um aktiviert zu werden, unter bestimmten Umständen auf steigende Flanke der Uhr, und deaktiviert ein weiterer Umstand bei fallender Flanke von clock. Hier ist, was ich denke: always@(posedge CLK) begin signal1 <= 1'b0;

clock fpga verilog

fpga: die Wahl von c++ zu Programmieren fpga

15 Antworten

Höre ich meist von Elektro-Ingenieuren, dass C verwendet wird, für die fpga-Arbeit. Was ist C++? Gibt es irgendwelche Nachteile bei der Verwendung von C++? Ich würde denken, dass die gewünschte Parallelität bei der Programmierung für hardware wäre

c c++fpga

Wie erzeugt pseudo-Zufallszahl im FPGA?

4 Antworten

How to generate pseudo-random-Zahl im FPGA? Für diejenigen, die sucht nach Zufallszahlen, die im FPGA sind, werden Sie in der Lage, weit mehr leicht zu finden diese Frage. So, ich werde nicht abstimmen zu schließen als Duplikat.

fpga random

Wie einrichten von Eclipse für die FPGA-design in VHDL und Verilog)?

1 Antworten

Ich bin neu mit Eclipse, ich habe es verwendet für SW-Entwicklung und in der Altra-Umgebung für die Nios-Prozessor. Aber jetzt, ich habe ein ziemlich großes Projekt, dass ich zu verwalten, und ich würde gerne Eclipse verwenden, um

eclipse eclipse-plugin fpga verilog vhdl

VHDL: erstellen einer sehr langsamen clock-Impuls basiert auf einem sehr schnellen Takt

4 Antworten

(Ich würde diesen post in EE, aber es scheint, es gibt weit mehr VHDL-Fragen hier...) Hintergrund: bin ich mit dem Xilinx Spartan-6LX9 FPGA mit Xilinx ISE 14.4 (webpack). Stolperte ich über die gefürchtete "PhysDesignRules:372 - Gated clock"

clock fpga vhdl

Random number generation auf Spartan-3E

6 Antworten

Brauche ich zum erzeugen von pseudo-Zufallszahlen für meine genetischen Algorithmus auf einem Spartan-3E FPGA, und ich möchte, um die Implementierung in verilog: könnten Sie mir ein paar Hinweise geben? InformationsquelleAutor akosch | 2009-04-16

fpga hardware random verilog

Ungefähre e^x

10 Antworten

Ich würde gerne die Ungefähre ex Funktion. Ist es möglich, dies zu tun mit mehreren splines auf Typ-basierten Ansatz? ich.e zwischen x1 und x2, dann y1 = a1 - x + b1, zwischen x2 und x3, dann

fpga math optimization

ist es ein verilog tutorial, wo Sie bauen eine sehr einfache Mikroprozessor?

7 Antworten

Ich bin ein Programmierer, die lernen möchten, verilog. Was wäre erstaunlich ordentlich, wäre ein tutorial, wo man konstruiert einen winzigen Mikroprozessor mit einem sehr sauberen design, so etwas wie ein Intel 4004, und geht dann tatsächlich zu

fpga microprocessors verilog

Fehler beim hinzufügen std_logic_vectors

4 Antworten

Ich möchte ein einfaches Modul fügt hinzu, dass zwei std_logic_vectors. Jedoch, wenn Sie den code unten mit dem + - operator tut es nicht synthetisieren. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; entity add_module is port( pr_in1 :

fpga vhdl

Was sind einige praktische Anwendungen von einem FPGA?

7 Antworten

Ich bin super aufgeregt über mein Programm einschalten ein wenig sieben-segment-Anzeige, aber wenn ich es zeigen, um Menschen, die nicht im Feld, Sie sagen immer "gut, was können Sie tun?" Ich bin nie in der Lage, um

digital fpga logic

Wie kann der linux-kernel gezwungen werden, zum auflisten der PCI-e bus?

3 Antworten

Linux-kernel 2.6 Habe ich ein fpga geladen wird über GPIO angeschlossen, um ein Entwicklungs-board mit linux. Das fpga übertragen und empfangen von Daten über den pci-express-bus. Dies ist jedoch aufgelistet bei boot und als solche, wird kein

configure fpga linux pci-e

CUDA vs FPGA?

16 Antworten

Ich bin ein Produkt entwickelt, das mit schweren 3D-Grafik-Berechnungen, zu einem großen Teil am nächsten Punkt und bereichssuchen. Einige hardware-Optimierung sinnvoll wäre. Obwohl ich weiß wenig über dieses, mein Chef (der keine software-Erfahrung) setzt FPGA (da es

cuda fpga hardware

Können Sie FPGAs in C-ähnlichen Sprachen programmieren?

9 Antworten

An der Universität habe ich programmiert ein FPGA in einer C-ähnlichen Sprache. Ich weiß aber auch, dass man in der Regel Programme von FPGAs in Verilog oder VHDL. Ist das ein designer-Wahl? Wenn ja, was sind die

fpga

Neuronaler Netzwerk Simulator in FPGA?

8 Antworten

Lernen, FPGA-Programmierung, Plane ich den code ein einfaches Neuronales Netz in FPGA (da es sich um Massiv-parallele; es ist eines der wenigen Dinge, bei denen eine FPGA-Implementierung könnte eine chance haben, schneller als eine CPU-Implementierung). Aber ich

fpga neural-network

Welche FPGAs (Field-Programmable Gate Arrays) kann man kaufen, um zu Hause zu experimentieren?

11 Antworten

Was zum Teufel ist ein FPGA-wo kann ich einen kaufen? Wie viel Kosten Sie? Welche Art von system Sie benötigen, mit Ihnen zu Experimentieren? Wie programmiert man Sie? Können Sie "load", wenn das der richtige Begriff ein

fpga

C-zu-Hardware-Compiler (HLL-Synthese)

6 Antworten

Ich versuche, eine Umfrage/Geschichte für alle C-to-hardware Compiler. Für alle, die nicht wissen Sie: nehmen Sie C-code, der dann übersetzen Sie in eine hardware-Beschreibungssprache (wie VHDL oder Verilog), die dann benutzt werden können zum generieren von hardware

c compiler-construction fpga hardware

Open-Source FPGA-Entwicklungswerkzeuge (Field-Programmable Gate Array)

6 Antworten

Will ich abholen, der FPGA-Programmierung. Ich habe gehört, alle Arten von horror-Geschichten von proprietären tools. Ist es komplett open-source-tool-Kette zur Verfügung? Wenn nicht, wie soll ich lernen? Mein hintergrund: vertraut mit Schema, C++, assembly, und MIPS Architektur.

fpga toolchain