Was ist der Unterschied zwischen elseif und elsif-Anweisung in VHDL

Derzeit, ich habe mitgewirkt in FPGA-design-Techniken, mit Xilinix. Beim lösen design-Probleme, ich habe immer wieder gefunden, die Verwendung von elseif und elsif im if-Kette fast für ähnliche Aussagen.

elsif(clk'event and clk='1') then
                 pr_state<=nx_state;

und

elseif S1=’0’ and  S0=’1’ then
     Z <= B;

Mein problem ist - was ist der Unterschied zwischen diesen beiden Konstrukten? Sind Sie ähnlich? Ich bin gegangen, durch D. L. Perry ist ein VHDL-Buch und andere online-VHDL-tutorials " - Seiten aber nicht finden können Lösung.Vielen Dank im Voraus!

  • Ich weiß nicht, VHDL-und ich denke, es gibt keinen Unterschied. Es wäre extrem verwirrend, wenn Sie waren eins. Ich kann mir nicht vorstellen, eine Sprache, die designer, dies zu tun.
  • Naja, ich denke, es sollte mindestens ein Punkt der Differenz, sonst wird der designer nicht machen würde zwei Konstrukte für genau die gleiche Funktion. @bokan
  • Oft gibt es Synonyme oder verschiedene Möglichkeiten, dasselbe zu schreiben in der Programmiersprache.
InformationsquelleAutor Jivan | 2012-09-02
  1. 6

    Wie Sie hier sehen können

    http://tams-www.informatik.uni-hamburg.de/vhdl/tools/grammar/vhdl93-bnf.html

    elseif ist kein gültiges Schlüsselwort in vhdl. Also, wenn es erkannt wird, dann werden einige tool-Hersteller tun wollte Ihnen einen gefallen... ich würde vermuten, dass Sie tatsächlich sah else if, wie oben dargelegt

    InformationsquelleAutor BennyBarns
  2. 3

    Sieht es aus wie die richtige syntax ist elsif. Es gibt keine Erwähnung der elseif-in jedem VHDL-Referenz.
    http://www.eda.org/rassp/vhdl/guidelines/vhdlqrc.pdf

    http://webdocs.cs.ualberta.ca/~amaral/courses/329/labs/VHDL_Reference.html

    http://www.lsi.die.upm.es/~angelfh/LCSE/docs/Synario_VHDL_Reference_Manual_1997.pdf

    • Spaß zu sehen, dass diese Frage bereits verwiesen, in google die Worte "VHDL-elseif-elsif - "... nur eine Stunde nach.
    • Danke für deine Mühe. Aber, ich habe gesehen, diese beiden Konstrukte in vielen berühmten Autoren VHDL-Bücher. @bokan
    • Ich denke, man sah "else if" nicht "elseif". "else if" ist ein anderes folowed über die Reihenfolge. Diese Sequenz könnte eine Anweisung ...; oder ein Block {} denken Sie an die folgende if(){} als eine Sequenz. Sowieso ist es sicher dasselbe. Sollten Sie diese für selbstverständlich halten und verwenden Sie Ihr Gehirn-Zyklen für etwas anderes.
    • Ich glaube nicht, dass es ein Leerzeichen zwischen ELSE und WENN in dieser Aussage: ELSEIF (clear = '1') THEN dout <= '0'; @bokan
    • Sie erzählte mir, Sie habe das in Büchern, so dass ich dachte, Sie hatte getippt das Beispiel selbst. Haben Sie irgendeinen Grund zu denken, Sie sind anders ? Arbeiten Sie mit elseif ? Tut es kompilieren mit den beiden ? Verhält sich das Programm anders ?
    • Gut, dann bekommen beide zusammengestellt und für dieses mal das Ergebnis ist das gleiche.Als Sie kommentiert haben in Ihrem ersten Kommentar "ich weiß nicht, VHDL' ,so wäre es besser, zu wissen, dass im VHDL-Anweisungen sind in Bezug auf Bearbeitungszyklen und designer sollten sich bewusst sein, von diese, so dass er/Sie kann die Optimierung der Gestaltung. Denken also ich habe diese Frage, vielleicht kann es sich ein solcher Grund. Schließlich, Ihre Bemühungen für meine Frage sind genial, danke! @bokan
    • lassen Sie uns weiter, diese Diskussion im chat

    InformationsquelleAutor bokan
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