Tag: modelsim

ModelSim ist ein beliebter simulator und debug-Umgebung für VHDL, Verilog und SystemC. Es ist verwendet in Elektronik-design-automation-für die Entwicklung und Verifikation von elektronischen (vor allem digital) – Module und-Systeme für die Umsetzung auf field-programmable gate arrays oder integrierte schaltungen.

Modelsim-Unterstützung für die SV

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Ich bin derzeit mit modelsim 5.8 SE e. Es spielt keine Unterstützung für SystemVerilog. Ich brauche für die Verwendung von SystemVerilog für das design und die Validierung von meinem Projekt. Eine Idee, welche version von Modelsim unterstützt

modelsim system-verilog

Wie kann ich Lesen binärer Daten in VHDL/modelsim ohne die Verwendung spezieller binärer Formate

3 Antworten

Etwas hintergrund: Schreibe ich ein VHDL test bench " für einen ethernet-MAC. Die testbench besteht aus einem Paket und einer kombinierten entity + architecture-Datei. Ich möchte Lesen Sie die ethernet-frames, die testbench senden, um den MAC aus

io modelsim vhdl

Ändern der modelsim.ini-Datei (ModelSim)

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Ich möchte die änderungen auf mehrere Parameter in ModelSim wie MessageFormat zum Beispiel. Insofern habe ich änderungen vorgenommen, um das modelsim.ini - Datei befindet sich im Installationsverzeichnis von ModelSim, aber wenn ich Sie wieder starten Sie ModelSim,

default-value modelsim

Fehler: Unbekannte formale Bezeichner Vhdl-Testbench

1 Antworten

Beim kompilieren meiner testbench bekomme ich die folgende Fehlermeldung: "Unbekannten formalen Bezeichner "_"". Dies geschieht für jeden input des entity-ich Teste. Hier ist mein code: entity Scoreboard is port( BTN: in std_logic_vector(3 downto 0); SWITCHES: in std_logic_vector(17

modelsim vhdl

Wie starten Sie ein Verilog-simulation in Modelsim

3 Antworten

Ich versuche zu Debuggen, ein Verilog-Modul. Ich finde es mühsam, Sie zu haben, um halt eine simulation, code ändern, und dann gehen Sie durch die Schritte zum starten Sie die simulation erneut. Gibt es einen einfacheren Weg?

debugging modelsim module verilog

Schwaches 'H', Pullup auf inout bidirektionale signal in der simulation

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Gibt es eine Möglichkeit zu sagen, der simulator (ich verwende Modelsim) zu ziehen, ein signal zu schwach 'H', wenn es nicht Gefahren wird entweder durch die bidirektionale Schnittstelle? Zum Beispiel, wenn ich ein I2C-signal I2C_SDA, die als

modelsim vhdl

Mit .tun Dateien mit ModelSim (10.3 a)

2 Antworten

Hier ist die (kurze) Kontext für meine Frage : Arbeite ich in VHDL (mit Microsemi Design Suite, Libero) und ich benutze ModelSim zu simulieren meiner Arbeit. Insofern verwende ich eine klassische VDHL TestBench und, um Zeit zu

macros modelsim vhdl

Verilog-I/O-Lesen eines Zeichens

1 Antworten

Habe ich anscheinend einige Probleme, immer wenn ich versuche etwas mit I/O für verilog. Modelsim entweder wirft-Funktion nicht unterstützt, die für bestimmte Funktionen oder überhaupt nichts macht. Ich brauche einfach zum Lesen einer Datei Zeichen für Zeichen

file-io io modelsim verilog

Debugging-Iteration Limit Fehler in Modelsim, VHDL

6 Antworten

Ich bin das schreiben von VHDL-code für ein d-flip-flop auf Modelsim und ich bekomme eine Fehlermeldung, wenn ich versuche zu simulieren: Error: (vsim-3601) Iteration limit reached at time 400 ps. Ich bin mir nicht sicher, was es

modelsim vhdl

Wie alle hinzufügen Modelsim-waveform?

2 Antworten

Ich arbeite derzeit mit einem großen Projekt mit vielen Modul und sub-Modul im inneren. Ist es möglich (GUI-oder tcl-Skripte), um alle wave-und group-it-in-Baum-Modul-Baum? Beispiel: Modul Ein Modul hinzufügen, b0, b1, b2, b3,..., b10. Möchte ich hinzufügen, dass

modelsim

Generieren von Zufallszahlen - seed änderungen nur einmal

2 Antworten

Generiere ich eine Zahl in verilog zwischen 0 bis 10000 in einer Schleife wie diese: wire rand; integer i, seed; initial begin i=1; seed=0; while (i<10) begin force rand = $random(seed) % 10000; end end das problem,

modelsim verilog

definierten Makros in der verilog-Datei, aber der Fehler zeigt undifined Makros in modelsim

4 Antworten

Ich habe die Makros alle meine verilog-Dateien in eine verilog-Datei, sagen FabScalarParam.v und ich kompilieren der FabScalarParam.v zuerst in das system.tun Datei dann kompilieren andere verilog-Dateien. Aber wenn ich "do-system.tun" zu kompilieren, das design, es zeigt mir

modelsim

Prüfstand mehrere Architekturen

2 Antworten

sorry ich bin neu auf dieser website, aber ich war immer auf der Suche nach Antworten für fast 2 Tage lang. Ich bin neu in vhdl, und eine Zuordnung gebeten hat, um einen einfachen 16-bit-ALU. Diese ALU-Bedürfnisse

alu intel-fpga modelsim vhdl

Error-loading-design modelsim PE student edition 10.4

2 Antworten

Ich bin erstellen Sie ein neues Projekt, von dem ich den Namen alpha,dann habe ich eine neue Datei erstellt, test.vhd. library ieee; use ieee.std_logic_1164.all; entity d_latch is port( data_in:in std_logic; data_out:out std_logic; enable:in std_logic); end d_latch; architecture

modelsim vhdl

ModelSim-Error Loading Design

4 Antworten

Ich bin der Gestaltung einer Master-Slave-D-Flip-Flop Umsetzung in ModelSim. Nach dem kompilieren (Compile > Compile All), ich tippe vsim in die Konsole, und der einzige Fehler geworfen wird # vsim # Start time: [time] # Error loading

modelsim verilog

Was ist die lesbar, fixed-width-font in Modelsim, die weit

6 Antworten

Modelsim, HDL-simulator, ermöglicht Ihnen das angeben der schriftart für die Ausgabe. Schriften mit fester Breite für mehr geordnete Ausgabe, aber viele fixed-width fonts sind nicht einfach auf die Augen. Was würden Sie empfehlen? Ich verwende derzeit Lucida

fonts modelsim

VHDL/ModelSim - Konnte Nicht Finden, Entity

1 Antworten

Ich versuche zu simulieren, meine VHDL-Datei, sondern verwende in den folgenden Fehler: # ** Error: (vcom-11) Could not find work.lab1. # # ** Error: (vcom-1195) Cannot find expanded name "work.lab1". # # ** Error: Unknown expanded name.

fpga modelsim simulation vhdl

Power-Funktion in vhdl

2 Antworten

Möchte ich power-Funktion mit vhdl, wo die Kraft schwebt Zahl und die Zahl ist integer (immer "2"). 2^ einige schwimmende Anzahl. Ich verwenden Sie ein ieee-Bibliothek und (fixed_float_types.alle, fixed_pkg.alle, und float_pkg.alle). Ich dachte der Berechnung aller möglichen

modelsim vhdl

Wie zu öffnen Modelsim-Projekt-Dateien

1 Antworten

Ich öffnen kann Modelsim-Projekt Dateien aus, indem Sie Datei->Aktuelle Projekte. Allerdings kenne ich keine andere Möglichkeit zum öffnen von Projekten. Wenn ich mit File->Öffnen es öffnet sich nur einzelne Dateien, nicht für Projekte. Wie können Projekte geöffnet

modelsim

ModelSim-Altera Fehler

1 Antworten

Ich bin mit Ubuntu Linux 14.04 LTS mit Altera Quartus 15.0 web-edition und ich habe eine harte Zeit zu simulieren, mein design aufgrund von Lizenz-Fehler. Ich bin der Gestaltung eines LCD_driver für die VEEK-MT's LCD touch-screen von

altera licensing linux modelsim quartus

Was ist der Unterschied zwischen Verilog ! und ~?

3 Antworten

So endete es, dass der Fehler, der hielt mich für Tage, war ein code-Abschnitt, der sollte evaluiert zu False evaluieren zu Wahr. Meine erste code ging so etwas wie: if(~x && ~y) begin //do stuff end also,

boolean-logic modelsim verilog

Wie funktioniert die signal-Zuordnung der Arbeit in einem Prozess?

3 Antworten

Erfuhr ich, dass ein signal nicht sofort ausgetauscht wird, wenn er eine Meinungsäußerung, aber wenn der Prozess endet. In diesem Beispiel hier: ... signal x,y,z : bit; ... process (y) begin x<=y; z<=not x; end process; Beispiel

modelsim vhdl