Ist ein Prozess in VHDL reentrant?

Keinen Fall jemals auftreten, während ein Prozess ausgeführt wird!

Werden, wenn ein Prozess geweckt durch ein Ereignis, führt es zur Vollendung ("end process") oder eine explizite "wait" - Anweisung, und geht schlafen. Dies dauert, notionally, NULL Zeit. Das bedeutet, dass, wenn Sie loops in Ihrem Prozess, sind Sie effektiv ausgerollt vollständig, und wenn Sie werden, werden Sie erzeugen genug hardware zum ausführen JEDER iteration parallel. Außerdem werden alle Prozeduren, Funktionen, etc, nehmen Sie die null-Zeit - es sei denn, Sie enthielten eine explizite "wait" - Anweisung (in dem Fall der Prozess hält an der "warte", als ob das Verfahren war inlined).

Während dieses Prozesses, der alle Signale haben den Wert, den Sie ursprünglich hatte, als der Prozess aufgewacht, und alle signal-Zuordnungen gespeichert werden, um später passieren. (Variablen sofort aktualisiert; spätere Aussagen im Prozess sehen, in den neuen Wert).

Wenn der Prozess angehalten (auf "warten" oder "Prozess beenden"), passiert nichts, bis ALLE anderen Prozesse auch aussetzen. (Aber denken Sie daran, Sie nehmen alle null Zeit!). Wenn ein Prozess suspendiert auf "Prozess beenden" es wird von Beginn an neu starten, wenn Ihre Empfindlichkeit-Liste weckt es auf. Wenn es hält eine explizite "warten", das "warten" wird ein Ereignis anzugeben, oder die Zukunft, die neu starten, nach dem "Wait". (ANMERKUNGEN: 1 : mischen Sie nicht die Empfindlichkeit der Liste und Warten Sie, Stile, die in den gleichen Prozess! 2: Warten, Bis irgendein Ereignis ist synthetisierbaren (obwohl einige tools können Objekt) ; Warten Sie einige Zeit, ist eine simulation nur)

DANN alle signalzuordnungen durchgeführt werden. Da alle Prozesse sind eingeschlafen, dies beseitigt alle race-Bedingungen und die Zeitplanung Gefahren. Einige dieser Aufgaben (z.B. '1' für eine Uhr), führen Veranstaltungen geplant werden, auf Prozesse, die empfindlich auf Ihnen.

Nachdem alle Signale, die Aufgaben sind erledigt, die Zeit, die Schritte nach vorne, einen unendlich kurzen tick (genannt eine delta-Zyklus), und dann alle Prozesse mit geplanten Veranstaltungen geweckt werden.

Dies wird fortgesetzt, bis ein delta-Zyklus Auftritt, in denen KEINE neuen events geplant sind, und schließlich kann die simulation Voraus, die durch eine Echtzeit-Schritt.

Damit

process(clk)
begin
if rising_edge(clk) then
   A <= B;
   B <= A;
end if;
end process;

ist Gefahr-frei in VHDL.

Wenn Sie jemals brauchen, um zu verwenden, Verilog, bewusst sein, dass einige dies anders dort, und verlassen Sie sich nicht auf der gleichen Ebene der Vorhersagbarkeit der Simulationsergebnisse.

In der Synthese, natürlich, wir generieren die hardware, das dauert echt einige Zeit für die Ausführung dieses Prozesses. Jedoch, die Synthese-und back-end-tools (place & route) zu gewährleisten, entweder gehorchen Sie diesem Modell treu, oder nicht-und berichten, warum Sie scheiterten. Zum Beispiel, die Sie hinzufügen, bis alle echten Verzögerungen und stellen Sie sicher, dass die Summe kleiner als die von Ihnen angegebenen Uhr Zeit. (Es sei denn, Sie haben die Taktrate zu hoch!).

Also das Fazit ist, solange die tools melden einen Erfolg (und Sie sind die Einstellung der timing-constraints wie clock speed richtig) können Sie vorgeben, die oben genannten "null-Zeit" - Modell ist wahr, und die tatsächliche hardware-Verhalten stimmt mit der simulation. Garantiert, Sperrung tool bugs!

Sobald ein Prozess zu laufen beginnt (durch ein Ereignis), die es zum Abschluss ausgeführt, bevor andere Ereignisse zulässig sind, um die trigger etwas anderes.