VHDL-Zuordnung von dezimal-Werten zu std_logic_vector

Ich versuche, fügen Sie einen dezimalen Wert zu einer 10-bit std_logic_vector zimmerreserviereung, ohne das Sie zu beschreiben, jedes bit. Obwohl es vielleicht nicht der Mühe Wert, in diesem speziellen Szenario, ich glaube, es wird sehr gut zu wissen in der Zukunft.
Bisher habe ich:

    signal h_cnt : std_logic_vector(9 downto 0);
    ... --code
    h_cnt <= std_logic_vector(to_unsigned(9, 10));

Bekomme ich eine Fehlermeldung, die besagt:

*Fehler (10482): VHDL error at vhdl_vga.vhd(70): Objekt "to_unsigned" wird verwendet, aber nicht deklariert
*

könnte mir jemand helfen mit diesem?

Vielen Dank im Voraus

InformationsquelleAutor Laserbeak43 | 2012-09-09
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    Ich hatte zu ersetzen, die Bibliotheken, die ich verwendet wurde. 

        use ieee.numeric_std.all;

    ist, was ich brauchte.

    • Gut, Sie beantwortet die Frage selbst 🙂
    • ja, das ist das, was ich erzählte. danke!
    • loool ich habe vergessen, dass ich geantwortet hatte, war nur neugierig zu sehen, wenn ich hatte eine Frage gestellt, die beantwortet waren und ich noch nicht geantwortet habe, sah ich eine Antwort und war einfach nur glücklich, ihn zu sehen! lol
    InformationsquelleAutor Laserbeak43
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