Assert-Anweisung in Verilog

Es ist ein open-source-Bibliothek für die Behauptungen genannt OVL. Es ist jedoch ziemlich schwer. Ein trick, den ich geklaut von dort aus ist das erstellen eines Moduls zu tun Behauptungen.

module assert(input clk, input test);
    always @(posedge clk)
    begin
        if (test !== 1)
        begin
            $display("ASSERTION FAILED in %m");
            $finish;
        end
    end
endmodule

Nun, jedes mal, wenn Sie überprüfen möchten, ein signal, alle Sie tun müssen ist, zu instanziieren, eine Behauptung, die in Ihrem Modul, wie dieses:

module my_cool_module(input clk, ...);

     ...

     assert a0(.clk(clk), .test(some_signal && some_other_signal));

     ...

endmodule

Wenn die assertion fehlschlägt, erhalten Sie eine Nachricht wie diese:

ASSERTION FAILED in my_cool_module.a0

%M in der display-Anweisung zeigt die gesamte Hierarchie auf die problematische Behauptung, die ist praktisch, wenn Sie haben eine Menge von diesen in einem größeren Projekt.

Kann man sich Fragen, warum ich überprüfen, auf dem Rand der Uhr. Dies ist subtil, aber wichtig. Wenn some_signal und some_other_signal in den obigen Ausdruck zugewiesen wurden, in unterschiedliche, immer blockiert, ist es möglich, den Ausdruck falsch sein könnte für eine kurze Zeit, abhängig von der Reihenfolge, dass Ihre Verilog-simulator plant die Blöcke (obwohl die Logik völlig richtig ist). Dies würde Ihnen eine falsch-negative.

Die andere Sache zu beachten, oben ist, dass ich verwenden,!==, das bewirkt, dass die assertion fehl, wenn der test-Wert ist X oder Z. Wenn er das normal !=, könnte es stumm geben ein false-positive, in einigen Fällen.

InformationsquelleAutor JeffB

Wenn Ihr simulator unterstützt SystemVerilog-syntax, gibt es eine assert keyword-die tut, was Sie wollen.

InformationsquelleAutor toolic

Verilog unterstützt keine Behauptungen. Einige tools unterstützen bei der PSL, die stellen diese Behauptungen in den Kommentaren, aber dies ist nicht standard. Sie sollten überlegen, hierarchische Referenzen aus einer testbench statt sonst muss man jede Behauptung in einem Prozess, der sich chaotisch.

Die einfachste Art und Weise zu imitieren, C-ähnlichen Behauptungen ist wohl ein `definieren, da dies machen Sie global.

`define assert(condition) if(condition) begin $finish(1); end

Um zu prüfen, Signale in einer nicht-prozeduralen Rahmen, wie dein Beispiel, müssen Sie ein anderes makro erstellt eine Bedingung, signal und löst dann ein test-event für das signal.

`define assert_always(condition) generate if(1) begin wire test = condition; always @(test) `assert(condition) end endgenerate

Generieren oben einen neuen Bereich erstellen für die variable test so mehrere Instanzen funktionieren sollte.

Einen besseren Weg in eine prozedurale werden könnte, um eine Aufgabe zu erstellen und in einer separaten Datei dann schließen, dass in jedem Modul-Deklaration.

task assert(input condition);
if(!condition)
  $finish(2);
endtask

Für nicht-prozeduralen Kontexten müssen Sie erstellen Sie ein Modul mit einem Prozess-und Instanz-Modul. Dies erfordert einen eindeutigen Namen für jede Instanz, es sei denn, Sie steckte es in einen block erzeugen.

InformationsquelleAutor