Die Handhabung der Parametrierung in SystemVerilog-Pakete

SystemVerilog Hinzugefügt-Pakete zu bieten namespaces für gemeinsame code-Teile (Funktionen, Typen, Konstanten, etc.). Aber da die Pakete nicht instanziiert werden, Sie können nicht parametrisiert werden, so dass der Umgang mit parametrisierten Mitglieder ist problematisch. In der Praxis ich habe festgestellt, dass dies ziemlich eingeschränkt, da sehr oft meine benutzerdefinierte Typen haben einige Parameter, die diktieren, Feldbreite usw..

Ich in der Regel beschäftigen sich mit dieser durch die Verwendung von Parametern mit default-Werten und nur das Verständnis, dass ich muss zurück zu gehen, ändern Sie die package-source-code für einige Anwendungen, die offenbar sehr falsch für mich. Aber ich habe noch einen Weg zu finden, um dieses mehr sauber. Zum Beispiel:

package my_pkg;
    parameter ADDR_MSB = 7;
    parameter DATA_MSB = 31;

    typedef struct {
        logic [ADDR_MSB:0] address;
        logic [DATA_MSB:0] data;
    } simple_struct_t;

endpackage

Hat jemand gefunden, ein sauberer Umgang mit diesem? Ich würde gerne hören, über Sie, seit ich denken Pakete sind eine sehr leistungsstarke Ergänzung zu SV Aktivierung sicherer code wiederverwenden, aber diese Einschränkung ist ziemlich schwerwiegend.

InformationsquelleAutor JeffW | 2010-10-09
  1. 3

    Ja, ich bin einverstanden. Das ist ein missing-feature-Pakete.

    Nur spitballin' hier, aber Sie konnte Ihre abstrakten Parameter in ein secod-Paket, und verwenden Sie die Rechte zur compile-Zeit, um zu zwicken, Ihr Paket. Ich weiß, dass ist nicht das, was Sie wirklich wollen, aber es könnte Sie schließen.

    Ich glaube, ich würde nur am Ende mit mehreren Paketen ist für jede Konfiguration, wenn ich vor diese in mein Projekt.

    InformationsquelleAutor GlobalReset
  2. 3

    Habe ich ein paar Gedanken. Zuerst würde ich in Richtung lean modeling meine Daten mit Klassen anstatt structs. Klassen können parametrisiert werden, wird dynamisch zugewiesen, randomisierte, enthalten covergroups, etc. Ich benutze nur Strukturen, wenn ich will, eine gepackte Struktur. Verpackt Strukturen sind wunderbar, weil Sie Ihnen zuweisen können, wie ein normaler Vektor und dann Zugriff auf die Daten mit den benannten Feldern. Sehr schön. 🙂

    Zweitens, selbst wenn es möglich wäre, neu zu definieren, package-Parameter zurück, es ist nur eine "Instanz" eines Paketes in der simulation; es können nicht mehrere Spezialisierungen mit unterschiedlichen parameter-Werte, wie es sein kann für Module oder Klassen. So scheint es mir, dass zu tun, Weg mit dem parameter und mit einem makro, stattdessen ist eine brauchbare Lösung. Obwohl ich nicht wie die Verwendung von Makros, die es ermöglichen würden, Sie neu zu kompilieren mit den neuen Werten, ohne den Quellcode ändern zu müssen.

    • Fair genug, aber ich war mehr daran interessiert, design code, anstatt testbench-code, und bis heute sind die Klassen nicht synthetisierbare.
    • Auch in Bezug auf die makro-Kommentar, ich sehe nicht, wie das wirklich etwas ändert. Entweder Makros oder Parameter Sie können den code ändern, neu definieren oder ändern Sie den Wert zur compile-Zeit. In der Tat für die Parameter dieser Wert änderung kann aufgeschoben werden, um die Ausarbeitung Zeit, die ist ein wenig flexibler. So oder so aber macht für verwirrend-code, da der Wert, der verwendet werden würde, die nicht offensichtlich zu einem Gutachter.
    InformationsquelleAutor Steve K
  3. 3

    Könnten Sie der Verwendung von parametrisierten Makros, um dem Namen eine Art mit besonders breiten:

    `define SIMPLE_STRUCT(NAME) \
   simple_struct_t_``NAME``

`define SIMPLE_STRUCT_DEF(NAME, ADDR_MSB, DATA_MSB) \
 typedef struct { \
        logic [ADDR_MSB``:0] address; \
        logic [DATA_MSB:0] data; \
    } `SIMPLE_STRUCT(NAME)

    Dann, in einen Ort, in Ihrem code definieren Sie die Struktur(en), die Sie benötigen:

    `SIMPLE_STRUCT_DEF(narrow, 7, 31)
`SIMPLE_STRUCT_DEF(wide, 15, 63)

    Und dann verwenden Sie es, wo immer Sie es brauchen, mit nur den Namen:

    `SIMPLE_STRUCT(narrow) narrow1, narrow2;
narrow1.data = 0;
narrow2 = narrow1;
...
    InformationsquelleAutor Stan
  4. 2

    Dies kann kann oder nicht anwenden, je nach genau das, was Sie im Sinn haben, um in das Paket, aber Schnittstellen können parametrisiert werden und sind synthetisierbare wenn das Werkzeug unterstützt es.

    Es ist ein Beispiel http://www.doulos.com/knowhow/sysverilog/tutorial/interfaces/

    • Dies sollte eine gute Behelfslösung, aber die Skillung hat einige Ungereimtheiten. Im interface-Abschnitt gibt es ein Beispiel, das zeigt den Zugriff auf Typen in einer Schnittstelle von hierarchischen Namen wie my_ifc.inner_type. Aber die syntax nicht unterstützt diese - Blick auf die def von data_type und type_identifier in der syntax; type_identifier ist ein einfacher name (angetrieben durch, wie Typ Auflösung behandelt wird). Ich denke, synopsys kann erlaubt haben, diese aber die Trittfrequenz nicht wie der vor etwa einem Jahr auf die letztere. So verwenden Sie sorgfältig.
    InformationsquelleAutor Andy
  5. 1

    Ich hatte die gleiche Frage und ein Mitarbeiter vorgeschlagen, die folgenden:

    //definiert.sv:

    `ifndef MY_DEFINES
  `define MY_DEFINES
     `define TYPEDEF_VECTOR_T typedef logic [WIDTH-1:0] vector_t;
`endif

    //mod_sub.sv:

    `include "defines.sv"
module mod_sub #(parameter WIDTH = 32);
...
   `TYPEDEF_VECTOR_T
   vector_t some_reg;
...
endmodule

    //mod_top.sv:

    module mod_top;

   mod_sub #(.WIDTH(8))  mod_sub8;
   mod_sub #(.WIDTH(64)) mod_sub64;

endmodule

    Glaube ich, dass System-Verilog-Pakete sind durchdacht, bevor Sie alle Module, damit deren Inhalt nicht geändert werden kann, indem die Parameter bei der Kompilierung.

    InformationsquelleAutor user2382841
  6. 0

    Ich würde nicht sagen, dass es eine fehlende Funktion. Was Sie versuchen zu tun, wurde mit Makros in Verilog für Jahrzehnte. Problem ist, du hast ziemlich einzigartig in der Art und Weise, Sie nennen die Dinge zu vermeiden, die Konflikte zwischen den Paketen. Es ist nicht schön, aber es funktioniert.

    Parameter sind etwas anders. Sie sind für die Anpassung auf eine Instanz von Instanz-basis (wie VHDL-generics). Entweder on-Module für die Logik, oder Klassen, die für test-Bänke. Mein einziger Kritikpunkt von Ihnen ist, sobald Sie starten Sie mit Ihnen, neigen Sie dazu, Sie zu verbreiten überall Ihre Hierarchie, und die syntax ist nicht gerade kompakt. Sehr gewaltig und groß für code-Wiederverwendung.

    • Die Frage ist hier im Zusammenhang zu parametrisierten Typen verwendet werden, die in verschiedenen Bereichen des gleichen design. Sie können Sie tun, wie ich oben zeigte, oder Sie konnte defines but neither works when different areas in the design require different param values for the same type (e.g. like a different address width). In theory you could use definieren und erinnern Sie sich zurück oder undef, wenn die Kompilierung Einheit, doch sich darauf zu verlassen, dass ist ärger in meiner Erfahrung.
    • Dies ist definitiv ein fehlendes feature! Hinzufügen von Fähigkeiten in der Sprache, die früher nur möglich sein mit ziemlich schrecklich, makro Missbrauch (zum Beispiel Typ-Parameter) ist allmählich machen HDL nutzbar... wenn es Jetzt nur tool-Anbietern tatsächlich unterstützt einige dieser Funktionen 😉
    InformationsquelleAutor Paul S
  7. 0

    Ich weiß, dass dies ein sehr Alter post, aber ich habe schon zu kämpfen mit diesem Problem seit einiger Zeit. Ich glaube, ich habe die passende Lösung gefunden, aber ich habe derzeit nicht das toolset zu überprüfen, ob dies synthetisieren kann, erfolgreich.

    Siehe Abschnitt 5.6.7, in: http://www.sutherland-hdl.com/papers/2013-SNUG-SV_Synthesizable-SystemVerilog_paper.pdf

    Durch die Verwendung einer statischen parametrisierte Klasse mit statischen Funktionen, die Sie aufrufen können unterschiedliche Parametrisierungen eines jeden Daten-Typ, auf die Sie Fliegen und halten Sie Sie einzigartig für jede Instanziierung.

    Kann jemand überprüfen, ob dies ist eine praktikable Lösung? Danke!

    • Dies funktioniert in Synopsys DC. Ich reichte eine support-Anfrage haben diese Hinzugefügt, um Synplify als auch.
    • Ich kann sehen, wie Sie parametrisieren können der Funktion Argumente, aber wie können Sie diese Lösung verwenden zu parametrisieren einer struct?
    InformationsquelleAutor miles.sherman
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