Kompilierungsfehler: Ein Netz ist nicht eine juristische lvalue in diesem Zusammenhang

Ich bin ein Neuling auf Verilog und hatte ein problem bei der Definition eines if-else Schleife. Die Fehlermeldung ist

Netto ist nicht eine juristische lvalue in diesem Zusammenhang" für alle assign-statements in den code gegeben.

always @(adbar)  
if (adbar==1'b1)  
  begin   
    assign Z[0] = m_out[0];  
    assign Z[1] = m_out[1];  
    assign Z[2] = m_out[2];  
    assign Z[3] = X[5];  
    assign Z[4] = X[6];  
    assign Z[5] = X[7];  
    assign Z[6] = m_out[3]; 
    assign Z[7] = m_out[4];  
  end  
  else   
  begin    
    assign Z[0] = m_out[0];  
    assign Z[1] = m_out[1];  
    assign Z[2] = m_out[2];  
    assign Z[3] = X[3];  
    assign Z[4] = X[4];  
    assign Z[5] = X[5];   
    assign Z[6] = m_out[3];  
    assign Z[7] = m_out[4];  
  end  
endmodule

Das vollständige Programm ist unten angegeben. Alle Module wurden korrekt definiert und ich bin mir sicher, dass der Fehler nur in diesem Teil.

 module my_decoder (X,adbar, clear, clock, Z);  
 input [7:0] X;  
 input adbar; 
 input clear, clock;  
 output [7:0] Z;  

 wire clear, clock;  
 wire [7:0] Z; 
 wire [4:0] d_out;  
 wire [4:0] x_out;  
 wire [4:0] m_out;  
 wire [4:0] n_out;  
 wire sel1;  
 wire c_out1;  
 wire c_out2;  
 wire c_out3;  

 mux2_gate_1 \dut6[0].l4 (.in1 (x_out[0]), .in2 (n_out[0]), .sel (sel1), .o(m_out[0]));  
 mux2_gate_2 \dut6[1].l4 (.in1 (x_out[1]), .in2 (n_out[1]), .sel (sel1), .o(m_out[1]));  
 mux2_gate_3 \dut6[2].l4 (.in1 (x_out[2]), .in2 (n_out[2]), .sel (sel1), .o(m_out[2]));  
 mux2_gate_4 \dut6[3].l4 (.in1 (x_out[3]), .in2 (n_out[3]), .sel (sel1), .o(m_out[3]));  
 mux2_gate_5 \dut6[4].l4 (.in1 (x_out[4]), .in2 (n_out[4]), .sel (sel1), .o(m_out[4]));  

 always @(adbar)  
 if (adbar==1'b1)  
 begin   
   assign Z[0] = m_out[0];  
   assign Z[1] = m_out[1];  
   assign Z[2] = m_out[2];  
   assign Z[3] = X[5];  
   assign Z[4] = X[6];  
   assign Z[5] = X[7];  
   assign Z[6] = m_out[3]; 
   assign Z[7] = m_out[4];  
 end  
 else   
 begin    
   assign Z[0] = m_out[0];  
   assign Z[1] = m_out[1];  
   assign Z[2] = m_out[2];  
   assign Z[3] = X[3];  
   assign Z[4] = X[4];  
   assign Z[5] = X[5];   
   assign Z[6] = m_out[3];  
   assign Z[7] = m_out[4];  
 end  
endmodule
  • Als Anregung, vermeiden, fordern die Signale X-oder Z -, da diese signal-Werte (0, 1, x, z) in Verilog. Eigentlich würde ich empfehlen die Vermeidung von Einzel-Buchstaben-Namen-Zeitraum (außer vielleicht für einfache loop-Variablen), und verwenden Sie aussagekräftige Namen.
InformationsquelleAutor Envyh121 | 2015-04-23
  1. 2

    In Verilog kann man das Modell kombinatorische schaltungen mit assign oder always. Sie können nicht mischen Sie zusammen.

    Wenn Sie wollen Modell mit assign können Sie ersetzen Sie Ihren always-block mit dem folgenden Konstrukt:

    assign Z = adbar ? {m_out[4:3], X[7:5], m_out[2:0]} : {m_out[4:3], X[5:3], m_out[2:0]};

    Wenn Sie wollen Modell mit always entfernen assign Schlüsselwort aus Zuweisungen und ändern Z Art der Ausgabe von wire zu reg.

    • Danke,es hat geklappt
    InformationsquelleAutor Qiu
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