Kontinuierliche Zuordnung verilog

-Dieser code ist geschrieben in verilog mit Modelsim 10.2 d.Der Fehler unten zeigen, es gibt ein problem mit {cout,l3} Zuordnung.

module alu(a,b,bin,cin,op,cout,res);
input [31:0] a,b;
input [1:0] op;
input bin,cin;
reg [31:0] l1,l2,l3;
output cout;
output [31:0] res;

assign l1 = a & b;
assign l2 = a | b;

initial
if(bin == 1'b0)
  assign {cout,l3} = a + b + cin;
else
  assign {cout,l3} = a - b + cin;

mux4to1(l1,l2,l3,op,res);
endmodule

Error-
v(14): LHS in procedural continuous assignment may not be a net: cout.
v(16): LHS in procedural continuous assignment may not be a net: cout.

InformationsquelleAutor user3409814 | 2014-04-21

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