Set und reset auf steigende und fallende Flanke

Wie ein bit auf der steigenden Flanke und zurücksetzen bit auf der fallenden Flanke des clock-signal?
Ich würde gerne wissen, wie kann ich das gleiche zu erreichen. Je nach Zustand will ich setzen auf steigende Flanke und reset bei fallender Flanke. Es ist wie der erste clock-Impuls sich an den Ausgang.

Implementiert habe ich für zwei verschiedene Taktsignale, aber ich bin immer Pannen wie diese.

Mein code für die gleiche ist wie diese

process(clk)
begin 
   if rising_edge(clk) then
      d0 <= new_data;
   end if;
end process;

process(clk)
begin 
   if falling_edge(clk) then
      d1 <= new_data;
   end if;
end process;

out <= d0 when clk = '1' else d1;

Set und reset auf steigende und fallende Flanke

Kälte, die Sie veröffentlichen Sie code für? Sie schauen, wie Sie haben mehrere Fahrer auf der 3. signal.
Sehen Sie, ich habe den code-Teil. Sie richtig waren über mehrere Treiber, ich habe es jetzt korrigiert
Ok ich habe einen workaround. Anstelle der Verwendung von d0 und d1 als Signale, die ich definiert Sie als shared-Variablen und Störungen Weg.

InformationsquelleAutor Shailesh Singh | 2013-09-06

vhdl

Wenn Sie möchten, DDR-Daten, die die einzige Zeit ist, kann ich sehen, würden Sie wirklich wollen, dies zu tun, gibt es eine Reihe von Möglichkeiten der Modellierung. Wenn Sie möchten, Synthese, instanziieren Sie den passenden Anbieter primitive

Jedoch für ein Modell:

process(clk)
begin
   -- you could use this
   if clock'event = '1' then
      bit <= new_data;
   end if;
   -- or this
   if rising_edge(clk) ot falling_edge(clk) then
     bit <= new_data;
   end if;
end process;

Könnte man auch das Modell als 2-Prozesse und eine mux

process(clk)
begin 
   if rising_edge(clk) then
      d0 <= new_data;
   end if;
end process;

process(clk)
begin 
   if falling_edge(clk) then
      d1 <= new_data;
   end if;
end process;

out <= d0 when clk = '1' else d1;

InformationsquelleAutor OllieB

0

Nachdem ich jetzt gesehen, Ihre Wellenform, können Sie das folgende tun, um zu bekommen, ein glitch-free pulse-train
```
process(clk)
begin
    if falling_edge(clk) then
       if pass_next_clock = '1' then
          mask <= '1';
       else
          mask <= '0';
       end if;
    end if;
end process;

pulse <= clk and mask;
```
Dazu benötigen Sie ein signal, genannt pass_next_clock, die ausgerichtet werden können, um entweder die clock-Flanke um zu signalisieren, dass Sie wollen, dass die nächste Uhr high pulse ausgegeben werden.

InformationsquelleAutor OllieB

Ok, ich habe es zu arbeiten. Meine Letzte code sieht wie

shared variables d0 ,d1 : std_logic;
process(clk)
begin 
   if rising_edge(clk) then
      d0 := new_data;
   end if;
end process;

process(clk)
begin 
   if falling_edge(clk) then
      d1 := new_data;
   end if;
end process;

out <= d0 when clk = '1' else d1;

Set und reset auf steigende und fallende Flanke

Shared-Variablen sind eine schlechte Idee - die Planung des updates ist völlig unberechenbar.

InformationsquelleAutor Shailesh Singh

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