Tag: uvm

Universal Verification Methodology

UVM: illegale Kombination von Fahrer-und verfahrensrechtlichen Zuordnung Warnung

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Habe ich ein UVM testbench für einen kleinen block in meinem chip. In diesem gibt es einen Agenten mit einem Treiber, der Festplatten-Daten auf einem virtuellen interface, die wie folgt aussieht: interface my_if (input bit clk); logic

Beste Weg, um Zugriff auf die uvm_config_db aus der testbench?

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Ich möchte eine Uhr in meiner top-level-testbench, deren Periode gesteuert werden können, von der Prüfung aus. Was ich Tat, war, den Zeitraum festlegen, in dem uvm_config_db und bekommen es zurück in die testbench. Ich musste in einem

Wie kann ich mit foreach und Gabel zusammen etwas zu tun, was parallel?

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Diese Frage ist nicht UVM spezifisch, aber das Beispiel, das ich arbeite, ist UVM Verwandte. Ich habe ein array von Agenten in meinem UVM Umwelt und die würde ich gerne zum starten einer Sequenz auf alle parallel.

Aufruf $dumpvars() aus Aufgabe

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Gibt es eine Möglichkeit zu nennen $dumpvars, $dumpon $dumpoff aus dem Körper() für eine Sequenz ? Es ist möglich, von einer Modul-task. Muss ich Steuern $dumpon $dumpoff, so dass der dump nicht zu groß Eine alternative Möglichkeit

Unterschied Zwischen den uvm_analysis ports

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Können Sie bitte helfen zu verstehen, die Funktionalität und klare Unterschied zwischen: uvm_analysis_export uvm_analysis_port uvm_analysis_imp Habe ich danach gesucht, im internet gibt es einige Erklärungen, wie diese: https://verificationacademy.com/forums/uvm/uvmanalysisimp-and-uvmanalysisexport https://www.vmmcentral.org/uvm_vmm_ik/files3/tlm1/uvm_analysis_port-svh.html Aber trotzdem habe ich das Gefühl, die brauchen

SystemVerilog wait () - Anweisung

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Ist der folgende code wird unterstützt, in SystemVerilog? int cnt = 0; wait( cnt == (cnt+1) ) Konnte einem Punkt gibt mir der Abschnitt in der LRM? Abschnitt 9.4 der IEEE 1800-2012 deckt wait-Anweisungen. InformationsquelleAutor user3510047 |