Warum x86-64-Systeme haben nur eine 48-bit virtueller Adressraum?

In einem Buch Las ich Folgendes:

32-bit-Prozessoren haben 2^32 möglichen Adressen, die aktuellen 64-bit-Prozessoren mit 48-bit-Adressraum

Meine Erwartung war, dass, wenn es eine 64-bit-Prozessor, die Adresse, Raum, sollten auch 2^64.

Also ich Frage mich, was ist der Grund für diese Einschränkung?

  • Das Buch gewesen sein muss zu sprechen, speziell über die aktuelle Implementierung der AMD64-Architektur (x86-64). Nur die low-um 48 bits verwendet werden. Dies ist nicht eine hardware-Einschränkung, aber--alle 64 bit sind verfügbar.
  • Immer eine gute Idee zu identifizieren, das Buch.
  • Ich vermute, dass die physische Adresse, die Linien sind nicht kostenlos (Sie müssen 16 extra-pins der cpu zumindest). Und ich bin mir nicht bewusst, irgendwelche hardware, die füllen kann ist eine 48-bit-Raum mit den physikalischen RAM-chips auf dem gleichen Prozessor noch. Wenn dies durchführbar, ich bin sicher, AMD wird fügen Sie die fehlenden 16 pins 🙂
  • Ich weiß, was du meinst, aber ist es nicht genau eine hardware-Einschränkung, wenn Sie spezifisch für die aktuelle Implementierung von AMD64? 😉
  • sogar The 32-bit processors have 2^32 possible addresses ist nicht unbedingt wahr, es kann existieren, 32bit cpu, mit nur 24 "pins" für die Adressierung von Speicher. E. g. 68EC020 (billiger 68020-version) ist eine 32bit-cpu, aber mit 24 bit für die Adressierung der Speicher.
  • Es ist ein sehr reales problem mit 64-bit-physische Adressierung die Seite im virtuellen Speicher zu klein ist. Das sorgt für enorme Verzeichnisse und extrem teuer TLB-cache flushes auf jedem context-switch. Umzug von 4-KB-4 MB-Seiten ist eine option, aber sehr inkompatibel mit der aktuellen Betriebssysteme.
  • Darüber hinaus The 32-bit processors have 2^32 possible addresses ist eher vage; zum Beispiel, eine Reihe von 32-bit-x86-CPUs (typischerweise server/workstation), Unterstützung für PAE, das es ermöglicht, eine 36-bit-Adressraum. Eine Reihe von modernen x86_64 CPUs unterstützt 48-bit-Adressraum und einen 52-bit-virtuellen Adressraum.
  • Können Sie das näher? Ich bin mir nicht ganz sicher, was du meinst. Wie wird die Größe eines Betriebssystems einzelnen Seite, die Größe beziehen sich auf den Adressraum? Wie funktioniert das ändern der Größe der Seite helfen, mit zunehmenden physischen Adressraum?

InformationsquelleAutor er4z0r | 2011-07-16
  1. 121

    Weil das ist alles, was benötigt wird. 48 bits geben Sie einen Adressraum von 256 terabyte. Das ist eine Menge. Sind Sie nicht zu sehen, ein system, das mehr benötigt, als dass zu jeder Zeit bald.

    Also CPU-Hersteller nahm eine Abkürzung. Sie verwenden eine Anleitung, die ermöglicht eine vollständige 64-bit-Adressraum, aber die aktuellen CPUs gerade verwenden nur die unteren 48 bits. Die alternative wäre eine Verschwendung von transistoren auf den Umgang mit einem größeren Adressraum, die nicht benötigt werden, für viele Jahre.

    Kommen wir also mal in der Nähe des 48-bit limit, es ist nur eine Frage von loslassen CPUs, Griff den vollen Adressraum, aber es wird nicht verlangen, änderungen an der Anleitung, und es wird nicht brechen Kompatibilität.

    • 640kb ist genug für jedermann.
    • Sind Sie immer noch unter ein 8088-system, bdares?
    • Schlechte Analogie. Die 8088/8086-Bogen-instruction-set verfügt über eine 640 Kb-Grenze eingebaut. Nur die Herstellung einer neuen ISA (386) war es möglich, zu brechen die Barriere. x86_64 auf der anderen Seite unterstützt alle 64 bits in ISA. Es ist nicht nur die aktuelle generation der hardware, die nicht von Ihnen Gebrauch machen, alle...
    • Eigentlich ist die Beschränkung der CPU ein megabyte. Der IBM-PC bezeichnet einen Abschnitt, der für die memory-mapped-Peripherie, BIOS, usw. Einige andere 8088/8086-designs (Zenith Z100, wenn der Speicher dient), die weniger für Peripheriegeräte und so und entsprechend mehr für Anwendungsprogramme.
    • Wer weiß genug über die CPU-Architekt-ing, um eine ausführlichere Antwort? Speziell mit den details: Also CPU-Hersteller nahm eine Abkürzung. Sie verwenden eine Anleitung, die ermöglicht eine vollständige 64-bit-Adressraum, aber die aktuellen CPUs gerade verwenden nur die unteren 48 bits. Die alternative wäre eine Verschwendung von transistoren auf den Umgang mit einem größeren Adressraum, die nicht benötigt werden, für viele Jahre. (z.B. 10% mehr transistoren auf der cpu oder Z und Z-Komponente). Ich kann mir denken, einige wirklich interessante memory-management-Systeme und Nebenwirkungen, wenn Sie erlaubt haben, einen riesigen Adressraum.
    • Was genau ist deine Frage? Kosten auf der CPU-Seite für die Verarbeitung größerer Adressräume (insbesondere größeren Seite Tabellen). CPU-Designer versuchen, um auszugleichen, die mit dem nutzen, den Sie bekommen von den größeren Adressraum. Und 48 bit ist eine ziemlich große Adressraum, nicht wahr?
    • Ich will wissen, was kostet auf der CPU-Seite. Einem einfachen, konkreten Beispiel, das ich verstehen würde ist, was würde ein AArch64 iteration (ARMv9) Aussehen, wo einfach ~64b (oder auch 80, 96, etc) Adressraum wird unterstützt (- und was ist die Leistung % transistor-count erhöhen der CPU-wie die A57, in diesem Beispiel). 48b sicherlich Griffe Adressierung Physischer Speicher und traditionelle, real-world-Adresse, Speicherplatz-Nutzung, ist aber nicht viel Adressraum zu unterstützen, neuartige Ideen (memory-management-Systeme und deren Nebenwirkungen) in SW.
    • lwn.net/SubscriberLink/655437/9a48cd3e7a8cbe8a <-- drei Jahre nach dieser Antwort sind wir schon schlagen diese Grenzen 🙂 Die HP-Maschine haben 320TB Speicher und können Sie nicht bieten als einen flachen Adressraum, da der 48-bit-Adressierung Einschränkung.
    • Oh, das ist interessant. Zum Glück, es gibt nichts stoppen der CPU-Hersteller aus ermöglicht den Einsatz von längeren Adressen. Vielleicht dauert es nicht mehr lange, bevor Sie beginnen, mit einigen der restlichen bits dann. 🙂
    • BryanBuckley es gibt keine einfache Antwort. Es hängt davon ab. Kein Zweifel, die Sie verwirklichen könnte, mit relativ wenigen zusätzlichen transistoren, aber dann könnte es langsamer sein als wenn Sie sich selbst erlaubt, um mit viel mehr transistoren. Es ist ein trade-off. Und bis vor kurzem war es ein trade-off, wenn die CPU-Hersteller sah absolut kein gain, keine Grund zu verbringen, einen einzelnen transistor auf. Wie agam, zeigte sich in den Kommentar oben, dass könnte sich bald ändern
    • os.phil-opp.com/entering-longmode.html#paging erklärt, wie x86_64 hat Auslagerungsdatei, die Zuordnung von virtuellen Speicher-Adressen (verwendet von CPU-Instruktionen) und der physischen Adresse (hardware). Ein Speicher "Seite" ist 4 Kb lang ist. Die niedrigen 12 bits eines Zeigers Punkt innerhalb einer Seite. Seiten sind in einem vier-Stufen-versuche, jede Ebene mit einer 512-Einträge (9-bit) Tabelle. 12 + 4 * 9 gibt insgesamt 48 bits (256 Terabyte) abbildbar virtuellen Speicher. Physical - Seiten-Adressen können bis zu 52 bit (4 Petabyte), da die oberen 12 bits sind reserviert für Dinge wie die Kennzeichnung einer Seite "nicht ausführbar".
    • Derzeit ist die x86-64-Architektur verwendet ein vier-Stufen-paging-Hierarchie, in denen jede Ebene der Struktur Griffe 9 bits des Adressraums. Die neun kommt von 512 64-bit-Einträge passend auf jede 4 KB-Seite. Diese Grenzen der linearen Adressraum auf 48 bit (256TB). Eine weitere Ebene in der Hierarchie erweitern würde, dass 57 bits (128PB). Das format der page table hat XD (execute disable) und PRIMÄRSCHLÜSSEL (Schlüssel) in den höchsten bits, aber die physische Adresse, die Reichweite kann erweitert werden 59 bits, wobei keine änderungen an paging-Strukturen (512PB).
    • Naja, es ist 128 TB für eine signierte Wert, und die Beurteilung durch die Tatsache, dass viele 32-bit-Betriebssystemen hatte einige Einschränkungen bei 2 GB (oder 3,5 GB, oder andere Werte unter 4 GB), es wäre mehr sicher zu sagen, dass Sie würde nicht wollen, zu gehen über 128 TB mit 48 bit Adressraum.
    • Ich bin mir nicht sicher über andere Betriebssysteme, aber ich glaube, dass 32-bit-Windows-Programme beschränkt auf 2 GB beide machen es weniger wahrscheinlich, dass Sie würde in der Lage sein, um versehentlich beschädigte kernel-Speicher, wenn ging etwas ernsthaft falsch, und um es einfacher zu implementieren, der Speicher-manager. (Von dem, was ich sammeln, das OS behält sich vor, die oberen 2 GB virtuellen Adressraum für sich, während die unteren 2 GB verfügbar für Benutzer-Prozesse; alle OS-Prozesse teilen sich die kernel-space, während jeder Prozess bekommt seine eigene user-space. Es muss nicht direkt in Korrelation zur physischen Speicher).
    • ...Das Problem mit diesem ist, dass die unteren 2 GB für Benutzerprozesse bedeutet, dass alle Adressen die Ihnen passen unterzeichnet int; unabhängig davon, ob sich Windows tatsächlich verwendet vorzeichenbehaftete Werte oder nicht, es gibt keinen Grund, die 32-bit-Programme, die nicht explizit erkennen, mehr als die regulären 2-GB-Speicherplatz kann nicht. Dies kann (und hat) kommt zurück zu beißen die Leute in den hinteren, während Sie versuchen, zu aktualisieren, Programme von 32-bit auf 64-bit-Adressen, damit die Leute haben hoffentlich aus Erfahrung gelernt und es wird nicht sein ein Problem in der Zukunft. Wenn ja, dann Programme sollten in Ordnung sein mit mehr als 128 TB.
    • Diese Taktik von der CPU produziert wird nicht Sie: das Motorala 68000, veröffentlicht im Jahr 1978, hatte eine 32-bit-Befehlssatz mit einem 24-bit-Adress-bus.

    InformationsquelleAutor jalf
  2. 17

    Jede Antwort, bezugnehmend auf den bus, der Größe und der physische Speicher ist etwas falsch, da OP ' s Frage war über virtuellen Adressraum nicht physikalischen Adressraum. Zum Beispiel die angeblich Analog-limit auf einige 386 war eine Begrenzung auf den physikalischen Speicher, den Sie nutzen könnten, nicht die virtuelle Adresse Speicherplatz, das war immer eine vollständige 32 bit. Im Prinzip könnte man eine volle 64-bit virtueller Adressraum auch mit nur ein paar MB Arbeitsspeicher; natürlich könnten Sie tun, damit durch den Austausch oder für spezielle Aufgaben, wo Sie wollen, die Karte der gleichen Seite an die meisten Adressen (z.B. bestimmte sparse-data-Operationen).

    Ich denke, die wirkliche Antwort ist, dass AMD war nur Billig und hoffte, niemand würde es interessieren, für jetzt, aber ich habe keine Referenzen zu zitieren.

    • "Billig" ich denke, du meinst nicht das hinzufügen von pins, die nie verwendet werden, nicht nehmen-chip Platz für transistoren, die nicht verwendet werden und verwenden Sie die befreiten Raum, um bestehende Anweisungen schneller? Wenn das zu Billig ist, der ich bin!
    • Der 80386 erlaubt 2 * 4096-Selektoren jeweils mit bis zu 4 GB Speicher (32 TB Gesamt). Der 80286 erlaubt 2 * 4096-Selektoren jeweils bis zu 64 Kb (1 GB).
    • Nicht-lineare segmentierte hacks zählen nicht als Adressraum in meinem Buch. Es gibt keine Möglichkeit für portable software zu verwenden, Sie.
    • Ich dachte, die definition von portable-software ist, dass es kann. 🙂 Zum Beispiel, C++ verbietet Vergleich von Zeigern in unterschiedlichen arrays, so dass Sie werden in separaten 4-GB-Segmente.
    • Wenn Ihr kompilieren tatsächlich erzeugt riesige Zeiger und lädt ein segment-register für die jeweils von Speicher zu dereferenzieren, dann ja. Aber in Wirklichkeit ist das schrecklich langsam, und stattdessen jeder kleine Speicher-Modelle und __far (oder-noch schlimmer -FAR/far!) Zeiger...
    • die 2*4096*4 GB ist das original PVAM (Protected Virtual Address Mode) konvertiert 16 auf 32 bit-form. Was dein Buch sagt, ist, denke ich, von Interesse nur für Sie. Auch die original-8086-Speicher-Schema enthielt mehrere Varianten wie small, compact, medium, und large (ausgedehnt auf die von MS), so dass würden Sie NICHT brauchen, um große Zeiger ganz über dem Platz. Ich persönlich verwendet das 16-bit-medium-Modell (>64KB code <=64KB Daten - &stack) mit entsprechenden 32-bit-überschreibungen zu ermöglichen 40-50MB Daten Bereiche. Bo Persson bringt es treffend "es kann" - es SICHERLICH "kann".
    • nichts in der OP-Frage machte mich glauben, er spreche über virtuelle Adressraum, — Über die anderen Kommentare, konnte nicht eine spezielle hardware (Ausnutzung von CPU-features), so dass seine physischen "- Adresse pins" Adresse zwei (oder N!) verschiedene "Banken" nach einigen selector "Mechanismen" (z.B. out NUM, reg), wobei jede bank ist die max erlaubt durch die "pins"? (z.B. 2^48), Dann könnten wir sagen, das kann die cpu-Adresse N*2^48 physische RAM? Ich würde noch sagen, dass die max Adressraum der CPU ermöglicht, für "nur" 2^48 Byte RAM.
    • Man kann nicht sicher wissen, ob virtuelle oder physische Adressraum gemeint war, aber ist die Anzeige stark, dass es physische. en.wikipedia.org/wiki/X86-64#Physical_address_space_details
    • Nichts in der CPU-design ist von Natur aus "schrecklich langsam", die pipeline könnte-segment be-und segment überschreibt, so schnell wie nötig. Blick auf die push/pop Anweisungen, schaffen Sie alle schrecklich dependency-Ketten gegen die änderung des stack-pointer-register. CPUs haben jetzt hardware, die Griffe, und macht es zu einem völlig störungsfreien Betrieb und eine total non-issue.

    InformationsquelleAutor R..
  3. 9

    Lesen Sie den Abschnitt Grenzen der wikipedia-Artikel:

    PC nicht enthalten 4 Petabyte Speicher (aufgrund der Größe des aktuellen Speicher-chips, wenn nichts anderes), aber AMD vorgestellt, die große Server, shared memory Clustern und anderen Anwendungen der physikalischen Adressraum, könnte dieser Ansatz in absehbarer Zukunft, und der 52-bit-physische Adresse bietet reichlich Raum für expansion, während nicht, dass die Kosten der Implementierung der 64-bit physische Adressen

    Ist, gibt es keinen Punkt der Umsetzung die volle 64-bit-Adressierung an diesem Punkt, da können wir nicht ein system bauen, das könnte von der Nutzung dieser Adressraum in voll - und wir nehmen etwas, das praktisch für die heutigen (und morgigen) Systeme.

    • Wo kommt die 4 kommt aus der 4 Petabyte? Wenn wir reden 64 Adressleitungen sollten wir am Ende mit dem Quadrat der Adressraum ermöglicht durch 32 Adressleitungen, die 4 Gigabyte. Platz, und sollten wir mit 16, nicht mit 4 Petabyte. Bin ich etwas fehlt?
    • Es stammt aus der aktuellen physikalischen limit (52 bits) - der Punkt ist, dass wir nicht nur genug RAM in einem PC zur Unterstützung dieser Bereich beschränkt, geschweige denn, was erforderlich sein würde, für eine volle 64-bit-Adressraum.
    InformationsquelleAutor Damien_The_Unbeliever
  4. 9

    Den internen nativen register/Breite Betrieb nicht müssen zu werden, spiegelt sich in den externen Adressbus Breite.

    Sagen, Sie haben ein 64-bit-Prozessor, die nur Zugriff auf 1 megabyte RAM. Ein 20-bit-Adressbus ist alles, was erforderlich ist. Warum die Mühe mit der Kosten-und hardware-Komplexität, die alle zusätzlichen pins, die Sie nicht verwenden?

    Den Motorola 68000 war wie diese; 32 bit intern, aber mit einer 23-bit-Adress-bus (und ein 16-bit-Daten-bus). Die CPU könnte auf 16 Megabyte RAM, und zum laden der native Datentyp (32 bit) nahm zwei Speicherzugriffe (jeder mit 16-bit-Daten).

    • aber 68000 ist, als ein "16/32 bit" cpu nicht "voll" 32-bit-cpu, so könnte man sagen, es hat immer noch einen Fuß in der 16bit Vergangenheit, die ich abgeholt habe die 68020 als Beispiel, da der low-cost-68EC020-version hat 24 bit für Adressen, obwohl die 68020 eine "vollwertige" 32-bit-cpu... +1 bedacht zu haben, diese wunderbare Prozessor-Familie!
    • ehrlich gesagt, war der 80386SX 16-bit-CPU (denn es hatte einen Adressraum wie der 80286) oder war es die 32-bit - (denn Sie hatte sich die interne Architektur einer 80386DX)? Man könnte sagen, als Sie tun, aber ein anderes (das) sagt, "innere ist, was zählt" - und Sie zitieren Sie mich darauf.
    • Ich denke, dass im Kontext der "Speicher" (das ist die äußere Welt), der außen ist, was zählt, so 68000 ein 16-bit-CPU (benötigt 2 "Schritte" zu Lesen 32-bit-Daten) 😀
    • die Erinnerung Kontext, auch caches, ist immer außerhalb der cpu selbst, obwohl Sie extrem eng gekoppelt modernen Prozessoren. Der 8088 wurde intern gleich dem 8086 aber es hatte acht Daten-bus-Linien auf der 8086 ist sechzehn. Ich sehe nicht, was Sie scheinbar sehen, wie auf der Hand, dass die 8088 eingestuft werden sollten, in der gleichen Gruppe wie der Z80, 8080, 8085 usw.. Die Frage nach der Breite des Daten-bus scheint trivial, in diesem Zusammenhang
    • Ich bin keine Expertin für so eine Frage an alle,so habe ich nichts für mich offensichtlich.Ich wollte nur zum feststellen der Notwendigkeit für einen schärferen Schnitt mit der Vergangenheit, wo man denken könnte, 68000 ist noch ein "Alter Zeit" - Prozessor, so dass es scheinen könnte "natürlich", dass der Adressraum ist begrenzt auf weniger als 32 bit;während der 68020 können 32-bit, so dass die Existenz der 68EC020 mit seiner Grenze macht klar, dass es eine Wahl, die nicht durch "Grenze des (oder dieses) Zeit", sondern eine andere Gegenleistung (wie machen es billiger, wenn es keinen wirklichen Vorteil mit 64 pins), die mehr oder weniger das argument von dieser Antwort.
    • Ich nehme die anzeigen der CPU - "Größe" in bits ist die native integer-Typ, was typischerweise der register Breite. Diese Allgemeinen definiert die maximalen und minimalen mathematischen Extreme für die CPU, die hart-Funktionalität Grenzen gesetzt. Externe Schnittstellen sind, spielen keine Rolle - wenn Sie kleiner sind, es bedeutet lediglich mehrere Zugriffe auf den Arbeitsspeicher erhalten Sie eine native integer-Typ, z.B. soft-funktionale Grenzen.

    InformationsquelleAutor
  5. 6

    Es ist ein schwerwiegender Grund, als nur die Einsparung von transistoren in der CPU-Adresse-Pfad: wenn Sie erhöhen Sie die Größe des Adressraums, die Sie brauchen, um erhöhen Sie die Größe der Seite, erhöhen Sie die Größe der page tables, oder haben Sie eine tiefere page table Struktur (das ist mehr Ebenen der übersetzung Tabellen). All diese Dinge erhöhen die Kosten eines TLB miss, das beeinträchtigt die Leistung.

    • Intel schlägt ein 5-Stufen-paging-Schema, um sich von den derzeitigen 48 bits zu 57 bits. (9 bits pro Ebene / 4k-Seiten als aktuelle x86-64-Seiten-Tabellen). Mit 10 oder 11 bits pro level benötigt hätte ändern der Seite-Spaziergang hardware, so dass dies vielleicht nicht das optimale design für große Speicher, aber es ist eine sinnvolle Erweiterung für eine dual-Modus-CPU, die braucht auch Unterstützung maximale Leistung für die 4-level-Tabellen in das aktuelle format.
    • Natürlich, mit 2M oder 1G hugepages, es sind nur 4 oder 3 Ebenen von Seitentabellen von der obersten Ebene auf eine riesige-Seite-Tabelle-Eintrag statt einer page-directory-pointer.
    InformationsquelleAutor Brendan
  6. 6

    Aus meiner Sicht ist dies Ergebnis von der Größe der Seite.Jede Seite enthält 4096/8 =512 Einträge in der page table. Und 2^9 =512. So 9 * 4 + 12=48.

    InformationsquelleAutor linzuojian
  7. 3

    Antwort auf die ursprüngliche Frage: Es gab keine Notwendigkeit zum hinzufügen von mehr als 48 Bits von PA.

    Server, müssen Sie die maximale Menge an Speicher, also lasst uns versuchen, tiefer zu Graben.

    1) Die größte (Häufig verwendet) - server-Konfiguration ist ein 8-Socket-system. Ein 8S system ist nichts anderes als 8 Server-CPU ' s, verbunden mit einem high-speed-coherent interconnect (oder einfach ein high speed "bus") zu einem einzigen Knoten. Es sind größere Cluster heraus dort, aber Sie sind wenige und weit zwischen, wir reden Häufig verwendete Konfigurationen hier. Beachten Sie, dass in der realen Welt Verwendungen, 2-Socket-system ist eines der am häufigsten verwendeten Server und 8S ist in der Regel als sehr high-end.

    2) Die wichtigsten Arten von Speicher von Servern verwendet werden, die byte-adressierbar regelmäßige DRAM-Speicher (z.B. DDR3/DDR4 memory), Memory-Mapped IO - MMIO (wie der Speicher von add-in-Karte), sowie Konfigurations-Raum verwendet, um die Konfiguration der Geräte, die im system vorhanden sind. Die erste Art von Speicher ist der, der in der Regel den größten (und somit die Notwendigkeit, die größte Anzahl der Adress-bits). Einige high-end-Servern verwenden, eine große Menge von MMIO-als auch abhängig von dem, was die eigentliche Konfiguration des Systems ist.

    3) davon Ausgehen, dass jedes server-CPU kann Haus 16 DDR4-DIMMs in jedem Steckplatz. Mit einer maximalen Größe von DDR4-DIMM von 256 GB. (Abhängig von der version des Servers, ist diese Anzahl der möglichen DIMMs pro socket ist eigentlich weniger als 16 DIMMs, aber Lesen Sie weiter für den sake des Beispiels).

    Also jeder socket kann theoretisch 16*256=4096GB = 4 TB.
    Für unser Beispiel 8S system, die DRAM-Größe können Sie ein maximum von 4*8= 32 TB. Dies bedeutet, dass
    die maximale Anzahl von bits nötig, um das DRAM-Raum 45 (=log2 32 TB/log2 2).

    Wir nicht gehen in die details der anderen Arten von Speicher (MMIO, MMCFG etc), aber der Punkt hier ist, dass die meisten "anspruchsvollen" Art von Speicher für einen 8-Sockel-system mit den meisten Arten von DDR4-DIMMs, die heute verfügbar (256-GB-DIMMs) verwenden Sie nur 45-bits.

    Für ein Betriebssystem, das Unterstützung für 48-bit (WS16 zum Beispiel), es gibt (48-45=) 3 verbleibenden bits.
    Was bedeutet, dass, wenn wir den unteren 45 bits, die ausschließlich für 32 TB DRAM, wir haben noch 2^3 mal der adressierbare Speicher, die verwendet werden können für MMIO/MMCFG für eine Gesamtmenge von 256 TB adressierbaren Speicher.

    Also, um zusammenzufassen:
    1) 48 bits der Physikalischen Adresse ist die Menge der bits, die zur Unterstützung der größten Systeme von heute, die sind "fully loaded" mit reichlich DDR4 und auch viele andere IO Geräte, die die Nachfrage der MMIO-Speicher. 256TB um genau zu sein.

    Beachten Sie, dass diese 256TB-Adressraum (=48bits der physikalischen Adresse) enthält KEINE Festplatten wie SATA-Laufwerke, weil Sie NICHT Teil der Adresse anzeigen, Sie umfassen nur den Speicher byte-adressierbar ist, und ausgesetzt ist das OS.

    2) CPU-hardware wählen kann, zu implementieren, 46, 48 > 48 bit je nach generation der server. Aber ein weiterer wichtiger Faktor ist, wie viele bits der OS erkennen.
    Heute, WS16 unterstützt 48-bit Physikalische Adressen (=256 TB).

    Was bedeutet dies für den Nutzer ist, auch wenn man eine große, ultra-moderne server-CPU mit Unterstützung für >48 bit Adressierung, wenn Sie laufen ein Betriebssystem, das unterstützt nur 48 bits von PA, dann können Sie nur die Vorteile von 256 TB.

    3) Alles in allem gibt es zwei wesentliche Faktoren, um zu nehmen Vorteil der höheren Anzahl der Adress-bits (= mehr Speicherkapazität).

    a) Wie viele bits sind in Ihrer CPU-HW-Unterstützung? (Dies kann bestimmt werden durch die CPUID-Anweisung, die in Intel-CPUs).

    b) Welche OS version Sie laufen und wie viele bits von PA gilt es zu erkennen/unterstützen.

    Min (a,b) bestimmen letztendlich die Menge des adressierbaren Speichers Ihres Systems nutzen können.

    Ich geschrieben habe, ist diese Antwort ohne Blick in die anderen Antworten im detail. Ich habe auch ein nicht sich im detail, in Nuancen von MMIO, MMCFG und die Gesamtheit der Adresse map-Bau. Aber ich hoffe, das hilft.

    Dank,
    Anand K Enamandram,
    Server-Plattform-Architekt
    Intel Corporation

    • Diese Frage ist zu Fragen, über 48-bit - virtual Adressraum Größe (die virtuellen Adressen werden kanonische). Sie wollen mehr virtuelle bits als physikalische bits, also ein high-half-kernel kann die Karte alle physischen Speicher in einem einzigen Adressraum (oder user-space). Wie du sagst, HW braucht nur zu implementieren, wie viele PA-bits als DRAM Controller + MMIO nutzen können, und verwenden Sie können eine beliebige Anzahl bis zu dem 52-bit-Grenze in der x86-64-Seite-Tabelle-format. (Warum in 64-bit der virtuellen Adresse werden 4 bits kurz (48bit lange) im Vergleich mit der physikalischen Adresse (52 bit lang)?)
    • Die 4-level-page-table-format wendet auch die 48-bit-VA-Grenze, bis HW + SW support PML5 Seite Tabellen für die 57-bit-VAs. Trotzdem ist dies eine nützliche Antwort, aber es scheint zu sein, geschrieben unter die falsche Frage. Ich bin mir nicht sicher, ob es einen besseren Platz für Sie, also ich denke wir können es hierbei belassen, hoffentlich auch mit einem edit hinzufügen einer Kopfzeile zu sagen, etwas über PA vs. VA.
    InformationsquelleAutor Anand K Enamandram
  8. 2

    Viele Menschen haben dieses Missverständnis. Aber ich verspreche Ihnen, wenn Sie sorgfältig Lesen, nach der Lektüre dieses alle Ihre Missverständnisse werden cleart.

    Sagen, ein Prozessor mit 32 bit oder 64 bit nicht bedeuten, es sollten 32-bit-Adress-bus-oder 64-bit-Adress-bus jeweils!...Ich wiederhole es NICHT!!

    32-bit-Prozessor bedeutet, dass es 32-bit-ALU (Arithmetisch-logische Einheit)...das bedeutet, es kann funktionieren auf 32-bit-Binär-operand (oder einfach zu sagen, eine Binärzahl mit 32 stellen) und ebenso 64-bit-Prozessor arbeitet mit 64-bit-Binär-operand. So Wetter ist ein Prozessor mit 32 bit oder 64 bit NICHT bedeuten, die die maximale Menge an Speicher installiert werden kann. Sie zeigen, wie groß der operand kann...(für die Analogie stellen Sie sich eine 10-stellige Rechner kann berechnen, die Ergebnisse bis zu 10 stellen...kann es nicht geben uns 11 Ziffern oder andere größere Ergebnisse... obwohl es in dezimal, aber ich sage, diese Analogie für die Einfachheit)...aber was du sagst, ist der Adressraum, der die maximale direkt elementkonfigurationen Größe des Arbeitsspeichers (RAM). Der RAM auf das maximal mögliche Größe wird bestimmt durch die Größe des Adressbus und es ist nicht die Größe der Daten-bus oder auch ALU auf den der Prozessor in der Größe definiert ist (32/64 bit). Ja, wenn ein Prozessor mit 32 bit "bus-Adresse", dann ist es in der Lage, 2^32 byte=4 GB RAM (oder, bei 64 bit sind 2^64)...aber zu sagen, ein Prozessor mit 32 bit oder 64 bit hat das nichts, die Relevanz dieser Adressraum (address space=wie weit kann der Zugriff auf den Speicher oder die maximale RAM-Größe) und ist nur abhängig von der Größe der ALU. Natürlich Datenbus und Adressbus kann von der gleichen Größe und dann mag es scheinen, dass 32-bit-Prozessor bedeutet, dass es Zugriff auf 2^32 byte oder 4 GB Speicher...aber es ist ein Zufall nur, und es wird nicht das gleiche für alle....zum Beispiel intel 8086 ist ein 16-bit-Prozessor (wie 16-bit-ALU) also wie Ihr es sagen soll Zugriff auf 2^16 byte=64 KB Speicher, aber es ist nicht wahr. Es kann den Zugriff bis zu 1 MB Speicher für die 20-bit-Adressbus....Sie können google, wenn Sie irgendwelche Zweifel haben:)

    Ich glaube, ich habe meinen Punkt klar.Nun zu deiner Frage...als 64-bit-Prozessor bedeutet nicht, dass es muss 64-bit-Adress-bus, also es ist nohing falsch, dass eine 48-bit-Adress-bus, eine 64-bit-Prozessor...Sie hielten den Adressraum kleiner zu machen, das design und die Herstellung Billig....denn niemand werde mit einer so großen Speicher (2^64 byte)...wo 2^48 byte ist mehr als genug heutzutage.

    • Ich denke, Sie haben Ihren Standpunkt sehr klar, es ist eine Sache, die ich nicht verstehe, obwohl in dem, was Sie sagte über die 16-bit 8086 CPU : wie kann eine 16 bit CPU-Griff ein 20-bit-Adresse ? Es tut handle es durch einen 2-Stufen-Betrieb ? Auch wenn der Adressbus ist 20 bit Breite, einmal wird es der CPU, die register-Breite kann natürlich nur 16 bit ... Wie tun Sie das ?
    • Hmm...2 Stufen-Betrieb. Segment-register enthält nur die oberen 16 bits. Dann ist es multipliziert mit 10H zu machen, 20 bits und dann der offset addiert wird.
    InformationsquelleAutor hafiz031
  9. 1

    Es ist nicht wahr, dass nur die low-um 48 bits einer 64-bit-VA verwendet werden, die mindestens mit Intel 64. Die oberen 16 bit werden verwendet, eine Art, Art von.

    Abschnitt 3.3.7.1 Kanonische Adressierung im die Intel® 64 und IA-32 Architectures Software Developer ' s Manual sagt:

    einer kanonischen Adresse müssen die bits 63 bis 48 eingestellt von Nullen oder Einsen (je nachdem, ob bit-47 ist eine null oder eins)

    Also bits 47 thru 63 bilden eine super-bit, entweder alle 1 oder alle 0. Wenn eine Adresse nicht in der kanonischen form, die Umsetzung sollte Schuld.

    Auf AArch64, ist dies anders. Nach der ARMv8-Befehlssatz-Übersicht, es ist eine 49-bit-VA.

    Den AArch64-memory-translation-system unterstützt eine 49-bit virtuelle Adresse (48 bits pro übersetzungs-Tabelle). Virtuelle Adressen sind Zeichen - erstreckte sich von 49 bits, und gespeichert in einem 64-bit-Zeiger. Optional unter der Kontrolle von einem system zu registrieren, die meisten signifikanten 8 bits eines 64-bit-Zeiger kann nur Inhaber eines "Tags", die werden ignoriert, wenn als load/store-Adresse oder das Ziel einer indirekten Verzweigung

    • Nur die unteren 48 sind groß, aber die hardware überprüft, dass es richtig sign-extended 64 bits. IDK, warum Sie nicht angeben null-Erweiterung; vielleicht wollte Sie machen es bequemer, um zu überprüfen für eine hohe vs. niedrige halb-Adresse (nur durch überprüfung der Vorzeichen-bit). Oder vielleicht, um zu vermeiden, dass das 2^48 Begrenzung besonderes, und so Adressen in der Nähe der Spitze kann bequem passen in 32-bit sign-extended Konstante. Ich denke, letzteres ist wahrscheinlicher.
    • Sowieso, die aktuelle HW-überprüfung für die kanonische verhindert, dass software von mit ignoriert bits für tagged Hinweise, brechen auf zukünftige HW, es ist also Teil des Mechanismus, der es möglich macht zu erweitern, zukünftige hardware, wenn Sie gebraucht wird. (Das könnte eher früher als erwarteten Sie, Dank des nicht-flüchtigen Speichers angeschlossen direkt in physikalischen und virtuellen Adressraum.)
    • procfs unter Linux auf meinem Core i5 sagt, es wird zugeordnet 7ffd5ea41000-7ffd5ea62000. Dieser Adressbereich Sinn macht, nach oben 'kanonische' - Regel. Bit 48-63 0 so dass es eine korrekte kanonische Adresse. Was ein wenig komisch ist, sind einige Adressen in der Linux-Quellcode. In include/asm/pgtable_64_types es sagt #define __VMALLOC_BASE _AC(0xff92000000000000, UL). Dies ist NICHT eine kanonische Adresse. Eine solche Adresse würde beginnen mit 0xffff8. Keine Ahnung, warum.
    • Ja, IIRC Linux verwendet die untere Hälfte der kanonischen Bereich für user-space, und (meist) nutzt die hohe Hälfte für den kernel-nur Zuordnungen. Aber einige kernel-Speicher exportiert wird in den user-space, wie die [vsyscall] Seite. (Das kann exportiert werden, Sachen wie aktuelle PID, so dass getpid() ist rein user-space. Auch gettimeofday() verwenden kann rdtsc, die im user-space + Maßstab exportiert der kernel. Obwohl einige, die ich denke, in [vdso] befindet sich in der Nähe der Oberseite der unteren Hälfte.)
    • IDK was __VMALLOC_BASE tut. Vermutlich ist es nicht direkt.
    • Richtig, die untere Hälfte wäre 0 .. 0x7fffffffffff und die Obere Hälfte wäre 0xffff800000000000 .. 0xffffffffffffffff. Das sind die gültigen Benutzer-und kernel-kanonische Adressen. Aber Linus ist mit einem nicht-kanonische Adresse und ich denke, wie du sagst, er ist nicht verwenden Sie es direkt. Die Suche über die Quelle, es ist nur in der x86 KASLR Zeug, und ich werde nicht nach unten, die Kaninchen-Loch. Wie immer vielen Dank.

    InformationsquelleAutor Olsonist
  10. 0

    Einer CPU wird als "N-bit", vor allem auf seine Daten-bus-Größe, und nach den großen Teil der Unternehmen (interne Architektur): Register, Speicher, Arithmetik-Logik-Einheit (ALU), Instruction Set, etc. Zum Beispiel: Das gute alte Motorola 6800 (oder Intel 8050) CPU ist ein 8-bit-CPU. Es hat einen 8-bit-Daten-bus, 8-bit interne Architektur & a 16-bit address-bus.

    • Obwohl N-bit-CPU müssen möglicherweise einige andere als N-Größe Entitäten. Zum Beispiel die impovments in der 6809 über die 6800 (beide sind 8-bit-CPU mit einem 8-bit-Daten-bus). Zu den bedeutenden Verbesserungen eingeführt, in der 6809 waren die Verwendung von zwei 8-bit-Akkumulatoren A und B, die könnten kombiniert werden in eine einzelne 16-bit-register, D), zwei 16-bit-index-Register (X, Y) und zwei 16-bit-stack Pointer.
    • Es ist bereits eine Antwort dieses argument mit Motorola 68000 / 68020 als ein Beispiel. Diese Frage ist wirklich über die x86-64-konkret-nicht alt, 8 / 16-bit-CPUs. Im Fall von x86-64, ist einer der wichtigsten Faktoren ist, dass die breiteren virtuellen Adressen müssten eine tiefere Seite der Tabelle, und diesen Faktor nicht gibt es für die alten chips, die Sie sprechen.
    • Daten-bus-Breite nicht überein registrieren oder ALU Breite. Zum Beispiel, P5-Pentium einen 64-bit-Daten-bus (ausgerichtet 64-bit lädt/speichert garantiert atomar sind), aber Register/ALUs sind nur 32-bit - (außer für die integrierte FPU, und in den späteren Pentium MMX die SIMD ALUs.)
    • OP schreiben: "Meine Erwartung war, dass, wenn es eine 64-bit-Prozessor, der Adressraum sollte auch sein 2^64." ........ Sie schreiben: "Diese Frage ist wirklich über die x86-64-konkret-nicht alt, 8 / 16-bit-CPUs". ........ Ich glaube, du verpasst die Essenz der OP Frage. OP-Frage ist ein Ergebnis der falschen Annahme, dass eine 64-bit CPU ein 64-bit-address-bus. Über dem ALU, ich schrieb in großen Teil deren Entitäten; Nicht alle von Ihnen.
    • Stop spamming me durch Umbuchung dieser Kommentar. Ja, natürlich, die OP ist falsch, für den Grund, den Sie beschreiben, aber ich war darauf hin, dass Ihre Antwort aussieht, es macht einen ähnlichen Fehler. Sagen Sie "und folglich großer Teil der Personen: Register und Akkumulatoren, Arithmetik-Logik-Einheit (ALU) ...", die so klingt, wie du sagst, dass diese Dinge passen, die Daten-bus-Breite. Der Satz "ein großer Teil" impliziert, dass man sagt die - Teile, nicht, dass es nur manchmal richtig, für diese Teile.
    InformationsquelleAutor Amit G.
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