Derzeit Lerne ich einige FPGA-design-Techniken unter Verwendung von VHDL, mein problem ist, ob wir Sie verwenden können := und <= Synonym in VHDL oder nicht, aber ich habe gesehen, die Verwendung von := Konstanten-Deklarationen und <= in den Zuweisungen? Vielen Dank im Voraus!
Die Regeln sind ein wenig komplexer als das, aber im Grunde: Sie verwenden <= zu tun, signal-Zuordnung, die wirksam wird, auf der nächsten delta-Zyklus. Verwenden Sie := zu tun, variable, Zuweisung, die unverzüglich erfolgt. Also, wenn Sie ein signal, Sie immer <=. Wenn Sie eine variable, die Sie immer verwenden :=.
Einige Orte, wo dies nicht ganz wenn Sie Häufig laufen in, zum Beispiel, Initialisierung, wo := verwendet, auch für die Signale.
Also:
signal some_signal :std_logic:='0';-- 0 initial value...variable some_variable :std_logic:='0';-- 0 initial value...
some_signal <='1';-- will assign 1 at the next time step (delta cycle)...
some_variable :='1';-- assigns 1 immediately
du meinst, ich kann die Verwendung dieser beiden Symbole austauschbar oder gibt es Ausnahmen? @wjl
<= ist für Signale, := ist für Variablen, außer für den Initialen Werten, daß beide :=
Die Regeln sind ein wenig komplexer als das, aber im Grunde: Sie verwenden
<=zu tun, signal-Zuordnung, die wirksam wird, auf der nächsten delta-Zyklus. Verwenden Sie:=zu tun, variable, Zuweisung, die unverzüglich erfolgt. Also, wenn Sie ein signal, Sie immer<=. Wenn Sie eine variable, die Sie immer verwenden:=.Einige Orte, wo dies nicht ganz wenn Sie Häufig laufen in, zum Beispiel, Initialisierung, wo
:=verwendet, auch für die Signale.Also:
<=ist für Signale,:=ist für Variablen, außer für den Initialen Werten, daß beide:=wenn Sie signal temp:std_logic_vector dann müssen Sie <=
wenn Sie variable temp:std_logic_vector dann müssen Sie :=