Wie zu initialisieren parameter-array in verilog?

Wie kann man das initialisieren der parameter Typ array ist in verilog, wo die einzelnen Mitglieder sind 32-bit-hexadezimal-zahlen?
Ich habe Folgendes versucht, aber es gibt mir syntax-Fehler.

parameter [31:0] k[0:63] = {32'habc132, 32'hba324f, ...};

Ich bin mit der neuesten version von iverilog für die Zusammenstellung.

  • mögliche Duplikate von Parameter-array in Verilog
  • Nein, denn das funktioniert nicht.
  • Verilog-1995 nicht unterstützt gekleidet Parameter. Verilog-2005 tut, aber es das LRM ist nicht explizit mehrdimensionalen parameter-arrays, die es unterstützen sollte. Alle Versionen von SystemVerilog unterstützt es, einige erfordern '{} zu definieren, das array.
  • Sind Sie richtig. Scheint, wie mein compiler unterstützt es nicht.
InformationsquelleAutor The amateur programmer | 2014-10-10
  1. 3

    Auf EDA Plyground Das folgende Beispiel arbeitet mit modelsim 10.1, die Datei hat eine .sv-Erweiterung, wodurch es zu so interpretiert werden, SystemVerilog:

    module test;
parameter [31:0] k [0:1] = {32'habc132, 32'hba324f};

  initial begin
    $displayh(k[0]);
    $displayh(k[1]);
  end
endmodule

    Wenn die Einstellung zu SystemVerilog funktioniert nicht oder ist nicht verfügbar für Ihren simulator schlage ich vor, einschließlich der syntax-Fehler in der Frage.

    InformationsquelleAutor Morgan
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