Verilog Testbench Uhr

Ich habe versucht diese mehrere Möglichkeiten, ich bin nun etwas verzweifelt.
Ich habe versucht, machen diese Uhr in meiner testbench das problem ist in der simulation funktioniert es nicht oder meine simulation scheint zu frieren. Ich weiß, es hat auf die Uhr. 

 initial begin 
    forever begin
    clk = 0;
    #10 clk = ~clk;
    end
end
initial begin 
    reset = 0; 
    #15 L = 0; R = 0; H = 0;        
    #20 L = 0; R = 0; H = 1;
    #25 L = 0; R = 1; H = 0;
    #30 L = 0; R = 1; H = 1;
    #35 L = 1; R = 0; H = 0;
    #45 L = 1; R = 0; H = 1;
    #50 L = 1; R = 1; H = 0;
    #55 L = 1; R = 1; H = 1;

    reset = 1; 
    #60 L = 0; R = 0; H = 0;        
    #65 L = 0; R = 0; H = 1;
    #70 L = 0; R = 1; H = 0;
    #75 L = 0; R = 1; H = 1;
    #80 L = 1; R = 0; H = 0;
    #85 L = 1; R = 0; H = 1;
    #90 L = 1; R = 1; H = 0;
    #95 L = 1; R = 1; H = 1;
    $stop ; 
 end

endmodule

InformationsquelleAutor | 2014-07-24
  1. 7
     initial begin 
    forever begin
    clk = 0;
    #10 clk = ~clk;
 end end

    Versuchen Sie, clk=0 über die forever-Schleife. Statt ein-und ausschalten der Uhr jedes #10 du bist das zurücksetzen der Uhr auf 0 jeden #10 Einheiten, und dann wechseln Sie sofort. Ich denke, dass die noch funktionieren könnte, in einigen Fällen, aber es ist wahrscheinlich nicht das, was Sie zu tun beabsichtigte.

    • warten? Ich bin Rückstellung der Uhr auf null, alle zehn Einheiten, ich dachte, ich Wechsel alle zehn Einheiten. Okay, ich werde das probieren, danke!
    • es funktionierte Dank!
    InformationsquelleAutor Tim
  2. 1

    für die Uhr verwenden Sie einfach

    parameter PERIOD = 10; //whatever period you want, it will be based on your timescale

    always #PERIOD clk=~clk; //now you create your cyclic clock

    //==//

    Komplett

    module testbench;
timeunit 1ns;
timeprecision 100ps;
initial begin
  $display($time, " << Starting the Simulation >>");
    rstn = 1'b0;
    clk = 0;
    #5 rstn = 1'b1;
end

always #PERIOD clk=~clk;


initial
begin
      $dumpfile("your_choice_of_name.vcd");
      $dumpvars;
end

initial
begin
//whatever you come up
end

endmodule
    InformationsquelleAutor Luis Vitorio Cargnini
  3. 0

    Oder einfach nur dazu ..

     initial begin 
        reset = 0; clk = 0;
        #15 L = 0; R = 0; H = 0;        
        #20 L = 0; R = 0; H = 1;
        #25 L = 0; R = 1; H = 0;
        #30 L = 0; R = 1; H = 1;
        #35 L = 1; R = 0; H = 0;
        #45 L = 1; R = 0; H = 1;
        #50 L = 1; R = 1; H = 0;
        #55 L = 1; R = 1; H = 1;

        reset = 1; 
        #60 L = 0; R = 0; H = 0;        
        #65 L = 0; R = 0; H = 1;
        #70 L = 0; R = 1; H = 0;
        #75 L = 0; R = 1; H = 1;
        #80 L = 1; R = 0; H = 0;
        #85 L = 1; R = 0; H = 1;
        #90 L = 1; R = 1; H = 0;
        #95 L = 1; R = 1; H = 1;
        $stop ; 
     end 

always 
   #10 clk = ~clk;
    InformationsquelleAutor JYasir
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